JPH05206803A - 遅延回路 - Google Patents
遅延回路Info
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- JPH05206803A JPH05206803A JP4013297A JP1329792A JPH05206803A JP H05206803 A JPH05206803 A JP H05206803A JP 4013297 A JP4013297 A JP 4013297A JP 1329792 A JP1329792 A JP 1329792A JP H05206803 A JPH05206803 A JP H05206803A
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- JP
- Japan
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- type mos
- mos transistor
- channel type
- channel
- transistor
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- 238000007493 shaping process Methods 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、素子数の増加を押さえつつ、より大
きな遅延時間を得られる遅延回路を提供することを目的
とする。 【構成】本発明は、遅延部Ａと波形整形部Ｂに大別さ
れ、前記遅延部Ａは、各２個のＰチャンネル形ＭＯＳト
ランジスタとＮチャンネル形ＭＯＳトランジスタからな
り、前記波形部Ｂは、各１個のＰチャンネル形ＭＯＳト
ランジスタとＮチャンネル形ＭＯＳトランジスタからな
り、電流通路（ソース・ドレイン）が同方向になるよう
に縦続接続された構成の遅延回路である。
きな遅延時間を得られる遅延回路を提供することを目的
とする。 【構成】本発明は、遅延部Ａと波形整形部Ｂに大別さ
れ、前記遅延部Ａは、各２個のＰチャンネル形ＭＯＳト
ランジスタとＮチャンネル形ＭＯＳトランジスタからな
り、前記波形部Ｂは、各１個のＰチャンネル形ＭＯＳト
ランジスタとＮチャンネル形ＭＯＳトランジスタからな
り、電流通路（ソース・ドレイン）が同方向になるよう
に縦続接続された構成の遅延回路である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、特にゲートアレイにおける遅延回路に関する。
り、特にゲートアレイにおける遅延回路に関する。
【０００２】
【従来の技術】一般にゲートアレイにおける遅延回路の
１例として、図３に示すようなインバータ回路を複数個
縦続接続する方式がある。このようにＰチャンネル形Ｍ
ＯＳトランジスタ１とＮチャンネル形ＭＯＳトランジス
タ２からなるインバータ回路を利用した遅延回路の場
合、入力信号に対して大きな遅延時間を得ようとする
と、インバータの段数を増加しなければならなかった。
このインバータの段数を増加したため、遅延セルによっ
て使用されるゲート数が多くなってしまう問題点があっ
た。そのため、同じ素子数（段数）でより大きな遅延が
得られる遅延回路が望まれていた。
１例として、図３に示すようなインバータ回路を複数個
縦続接続する方式がある。このようにＰチャンネル形Ｍ
ＯＳトランジスタ１とＮチャンネル形ＭＯＳトランジス
タ２からなるインバータ回路を利用した遅延回路の場
合、入力信号に対して大きな遅延時間を得ようとする
と、インバータの段数を増加しなければならなかった。
このインバータの段数を増加したため、遅延セルによっ
て使用されるゲート数が多くなってしまう問題点があっ
た。そのため、同じ素子数（段数）でより大きな遅延が
得られる遅延回路が望まれていた。
【０００３】前記インバータ回路を用いない第２の従来
の遅延回路として、特開平２−２１０９１０号公報に記
載される遅延回路が知られている。図４には、その遅延
回路の構成を示す。前記遅延回路は、各２個のＰチャン
ネル形ＭＯＳトランジスタとＮチャンネル形ＭＯＳトラ
ンジスタにより構成される。この構成は、まず、入力端
子が第１のＰチャンネル形ＭＯＳトランジスタ３と、第
１のＮチャンネル形ＭＯＳトランジスタ４の各ゲート電
極に接続される。
の遅延回路として、特開平２−２１０９１０号公報に記
載される遅延回路が知られている。図４には、その遅延
回路の構成を示す。前記遅延回路は、各２個のＰチャン
ネル形ＭＯＳトランジスタとＮチャンネル形ＭＯＳトラ
ンジスタにより構成される。この構成は、まず、入力端
子が第１のＰチャンネル形ＭＯＳトランジスタ３と、第
１のＮチャンネル形ＭＯＳトランジスタ４の各ゲート電
極に接続される。
【０００４】そして、前記第１のＰチャンネル形ＭＯＳ
トランジスタ３のソース電極及び、第２のＮチャンネル
形ＭＯＳトランジスタ５のゲート電極が図示されない電
源に接続され、前記第１のＮチャンネル形ＭＯＳトラン
ジスタ４のソース電極及び、第２のＰチャンネル形ＭＯ
Ｓトランジスタ６のゲート電極が接地される。
トランジスタ３のソース電極及び、第２のＮチャンネル
形ＭＯＳトランジスタ５のゲート電極が図示されない電
源に接続され、前記第１のＮチャンネル形ＭＯＳトラン
ジスタ４のソース電極及び、第２のＰチャンネル形ＭＯ
Ｓトランジスタ６のゲート電極が接地される。
【０００５】前記第１のＰチャンネル形ＭＯＳトランジ
スタ３のドレイン電極と、前記第２のＰチャンネル形Ｍ
ＯＳトランジスタ６のソース電極が接続され、前記第１
のＮチャンネル形ＭＯＳトランジスタ４のドレイン電極
と、前記第２のＮチャンネル形ＭＯＳトランジスタ５の
ソース電極が接続される。
スタ３のドレイン電極と、前記第２のＰチャンネル形Ｍ
ＯＳトランジスタ６のソース電極が接続され、前記第１
のＮチャンネル形ＭＯＳトランジスタ４のドレイン電極
と、前記第２のＮチャンネル形ＭＯＳトランジスタ５の
ソース電極が接続される。
【０００６】さらに、前記第１のＰチャンネル形ＭＯＳ
トランジスタ３と、前記第２のＰチャンネル形ＭＯＳト
ランジスタ６のバックゲート電極が電源に接続され、前
記第１のＮチャンネル形ＭＯＳトランジスタ４と、前記
第２のＮチャンネル形ＭＯＳトランジスタ５のバックゲ
ート電極が接地される。前記第２のＰチャンネル形ＭＯ
Ｓトランジスタ６のドレイン電極と、前記第２のＮチャ
ンネル形ＭＯＳトランジスタ５のドレイン電極がそれぞ
れ出力端子に接続される。
トランジスタ３と、前記第２のＰチャンネル形ＭＯＳト
ランジスタ６のバックゲート電極が電源に接続され、前
記第１のＮチャンネル形ＭＯＳトランジスタ４と、前記
第２のＮチャンネル形ＭＯＳトランジスタ５のバックゲ
ート電極が接地される。前記第２のＰチャンネル形ＭＯ
Ｓトランジスタ６のドレイン電極と、前記第２のＮチャ
ンネル形ＭＯＳトランジスタ５のドレイン電極がそれぞ
れ出力端子に接続される。
【０００７】このように構成された遅延回路において
は、第２のＰチャンネル形ＭＯＳトランジスタ６と、第
２のＮチャンネル形ＭＯＳトランジスタ５が抵抗体とし
て働くことにより、負荷を駆動する能力が小さくなり、
従来のインバータ回路による遅延回路に対して同じ素子
数でより大きな遅延時間を得ている。
は、第２のＰチャンネル形ＭＯＳトランジスタ６と、第
２のＮチャンネル形ＭＯＳトランジスタ５が抵抗体とし
て働くことにより、負荷を駆動する能力が小さくなり、
従来のインバータ回路による遅延回路に対して同じ素子
数でより大きな遅延時間を得ている。
【０００８】そして、このような遅延回路で遅延される
時間より、さらに遅延を必要とする場合には、図５に示
すように抵抗体として機能しているＭＯＳトランジスタ
をさらに複数個増やして、縦続接続させた構成の遅延回
路が提案されている。
時間より、さらに遅延を必要とする場合には、図５に示
すように抵抗体として機能しているＭＯＳトランジスタ
をさらに複数個増やして、縦続接続させた構成の遅延回
路が提案されている。
【０００９】この遅延回路は、複数ｎ個のＰチャンネル
形ＭＯＳトランジスタ７ａ，…，７ｎと複数ｎ個のＮチ
ャンネル形ＭＯＳトランジスタ８ａ，…，８ｎの電流通
路が同じ方向になるように縦続接続されている構成であ
る。
形ＭＯＳトランジスタ７ａ，…，７ｎと複数ｎ個のＮチ
ャンネル形ＭＯＳトランジスタ８ａ，…，８ｎの電流通
路が同じ方向になるように縦続接続されている構成であ
る。
【００１０】
【発明が解決しようとする課題】しかし、前述した遅延
回路は、遅延セルによって使用されるゲート数（素子）
が多くなってしまうという問題点があった。そのゲート
数が増加することにより、消費する電流量が増え、配線
の断面積の増加、発熱等の種々の問題が生じる。さらに
集積化する場合に素子が増えるため不利になっていた。
本発明は、素子数の増加を押さえつつ、より大きな遅延
時間を得られる遅延回路を提供することを目的とする。
回路は、遅延セルによって使用されるゲート数（素子）
が多くなってしまうという問題点があった。そのゲート
数が増加することにより、消費する電流量が増え、配線
の断面積の増加、発熱等の種々の問題が生じる。さらに
集積化する場合に素子が増えるため不利になっていた。
本発明は、素子数の増加を押さえつつ、より大きな遅延
時間を得られる遅延回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に本発明は、電流通路が同一方向に接続された第１のＰ
形スイッング素子と第２のＮ形スイッング素子からなる
第１スイッチ手段と、前記第１スイッチ手段の電流通路
の入力側に設けられた印加電源と、前記第１スイッチ手
段の出力側に接続され、該第１スイッチ手段の電流通路
と同一方向に電流通路が接続された第２のＰ形スイッン
グ素子と第１のＮ形スイッング素子からなる第２スイッ
チ手段と、前記第１のＰ形スイッング素子と第１のＮ形
スイッング素子の各制御電極に接続された入力端子と、
前記第１スイッチ手段の出力側に接続され、電流通路が
同一方向に接続された第３のＰ形スイッング素子と第３
のＮ形スイッング素子からなる波形整形手段とで構成さ
れる遅延回路を提供する。
に本発明は、電流通路が同一方向に接続された第１のＰ
形スイッング素子と第２のＮ形スイッング素子からなる
第１スイッチ手段と、前記第１スイッチ手段の電流通路
の入力側に設けられた印加電源と、前記第１スイッチ手
段の出力側に接続され、該第１スイッチ手段の電流通路
と同一方向に電流通路が接続された第２のＰ形スイッン
グ素子と第１のＮ形スイッング素子からなる第２スイッ
チ手段と、前記第１のＰ形スイッング素子と第１のＮ形
スイッング素子の各制御電極に接続された入力端子と、
前記第１スイッチ手段の出力側に接続され、電流通路が
同一方向に接続された第３のＰ形スイッング素子と第３
のＮ形スイッング素子からなる波形整形手段とで構成さ
れる遅延回路を提供する。
【００１２】
【作用】このように構成された遅延回路により、第１の
Ｐチャンネル形ＭＯＳトランジスタがオン状態の時、第
２のＮチャンネル形ＭＯＳトランジスタのソース電極側
でＶTH分、電圧が下がる。前記第１のＮチャンネル形Ｍ
ＯＳトランジスタがオン状態の時、第２のＰチャンネル
形ＭＯＳトランジスタのソース電極側でＶTH分、電圧が
上がる為、電圧はフルスイングしない。従って、次段以
降のトランジスタのオン抵抗が高くなることにより駆動
能力が下がり、より大きな遅延時間を得ることができ
る。
Ｐチャンネル形ＭＯＳトランジスタがオン状態の時、第
２のＮチャンネル形ＭＯＳトランジスタのソース電極側
でＶTH分、電圧が下がる。前記第１のＮチャンネル形Ｍ
ＯＳトランジスタがオン状態の時、第２のＰチャンネル
形ＭＯＳトランジスタのソース電極側でＶTH分、電圧が
上がる為、電圧はフルスイングしない。従って、次段以
降のトランジスタのオン抵抗が高くなることにより駆動
能力が下がり、より大きな遅延時間を得ることができ
る。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明による実施例の遅延回路の
構成を示す図である。
に説明する。図１は、本発明による実施例の遅延回路の
構成を示す図である。
【００１４】図１に示す遅延回路は、遅延部Ａと波形整
形部Ｂに大別される。前記遅延部Ａは、各２個のＰチャ
ンネル形ＭＯＳトランジスタとＮチャンネル形ＭＯＳト
ランジスタからなり、前記波形部Ｂは、各１個のＰチャ
ンネル形ＭＯＳトランジスタとＮチャンネル形ＭＯＳト
ランジスタにより構成される。
形部Ｂに大別される。前記遅延部Ａは、各２個のＰチャ
ンネル形ＭＯＳトランジスタとＮチャンネル形ＭＯＳト
ランジスタからなり、前記波形部Ｂは、各１個のＰチャ
ンネル形ＭＯＳトランジスタとＮチャンネル形ＭＯＳト
ランジスタにより構成される。
【００１５】まず、前記遅延部Ａにおいて、入力端子１
１が、Ｐチャンネル形ＭＯＳトランジスタ１２とＮチャ
ンネル形ＭＯＳトランジスタ１３の各ゲート電極に接続
される。
１が、Ｐチャンネル形ＭＯＳトランジスタ１２とＮチャ
ンネル形ＭＯＳトランジスタ１３の各ゲート電極に接続
される。
【００１６】前記Ｐチャンネル形ＭＯＳトランジスタ１
２のソース電極及び、バックゲート電極を電源ＶDDに接
続され、Ｎチャンネル形ＭＯＳトランジスタ１３のソー
ス電極及びバックゲート電極がそれぞれが接地される。
２のソース電極及び、バックゲート電極を電源ＶDDに接
続され、Ｎチャンネル形ＭＯＳトランジスタ１３のソー
ス電極及びバックゲート電極がそれぞれが接地される。
【００１７】前記Ｐチャンネル形ＭＯＳトランジスタ１
２のドレイン電極が、Ｎチャンネル形ＭＯＳトランジス
タ１４のドレイン電極及びゲート電極とに接続され、前
記Ｎチャンネル形ＭＯＳトランジスタ１３のドレイン電
極が、Ｐチャンネル形ＭＯＳトランジスタ１５のドレイ
ン電極及びゲート電極とに接続される。
２のドレイン電極が、Ｎチャンネル形ＭＯＳトランジス
タ１４のドレイン電極及びゲート電極とに接続され、前
記Ｎチャンネル形ＭＯＳトランジスタ１３のドレイン電
極が、Ｐチャンネル形ＭＯＳトランジスタ１５のドレイ
ン電極及びゲート電極とに接続される。
【００１８】前記Ｎチャンネル形ＭＯＳトランジスタ１
４のバックゲート電極は接地され、Ｐチャンネル形ＭＯ
Ｓトランジスタ１５のバックゲート電極が前記電源ＶDD
に接続され、遅延部出力端１６となるＮチャンネル形Ｍ
ＯＳトランジスタ１４のソース電極とＰチャンネル形Ｍ
ＯＳトランジスタ１５のソース電極が接続される。
４のバックゲート電極は接地され、Ｐチャンネル形ＭＯ
Ｓトランジスタ１５のバックゲート電極が前記電源ＶDD
に接続され、遅延部出力端１６となるＮチャンネル形Ｍ
ＯＳトランジスタ１４のソース電極とＰチャンネル形Ｍ
ＯＳトランジスタ１５のソース電極が接続される。
【００１９】前記遅延部出力端１６は、前記波形整形部
Ｂを構成するＰチャンネル形ＭＯＳトランジスタ１７
と、Ｎチャンネル形ＭＯＳトランジスタ１８の各ゲート
電極に接続される。前記Ｐチャンネル形ＭＯＳトランジ
スタ１７のソース電極及び、バックゲート電極が電源Ｖ
DDに接続され、Ｎチャンネル形ＭＯＳトランジスタ１８
のソース電極及びバックゲート電極が接地される。
Ｂを構成するＰチャンネル形ＭＯＳトランジスタ１７
と、Ｎチャンネル形ＭＯＳトランジスタ１８の各ゲート
電極に接続される。前記Ｐチャンネル形ＭＯＳトランジ
スタ１７のソース電極及び、バックゲート電極が電源Ｖ
DDに接続され、Ｎチャンネル形ＭＯＳトランジスタ１８
のソース電極及びバックゲート電極が接地される。
【００２０】そして前記Ｐチャンネル形ＭＯＳトランジ
スタ１７のドレイン電極と、Ｎチャンネル形ＭＯＳトラ
ンジスタ１８のドレイン電極とが接続され出力端子１９
が設けられている。次に前述した遅延回路の動作につい
て説明する。ここで、図２に入力端子の電圧変化に対す
る、ノードａ及び出力端子の電圧変化を示す。
スタ１７のドレイン電極と、Ｎチャンネル形ＭＯＳトラ
ンジスタ１８のドレイン電極とが接続され出力端子１９
が設けられている。次に前述した遅延回路の動作につい
て説明する。ここで、図２に入力端子の電圧変化に対す
る、ノードａ及び出力端子の電圧変化を示す。
【００２１】まず入力した電圧がハイ（Ｈ）レベルの時
は、Ｎチャンネル形ＭＯＳトランジスタ１３が、オン状
態となり、Ｎチャンネル形ＭＯＳトランジスタ１３のド
レイン電極は、ロー（Ｌ）レベルとなる。この時Ｐチャ
ンネル形ＭＯＳトランジスタ１５のゲート電極も“Ｌ”
レベルとなり、Ｐチャンネル形ＭＯＳトランジスタ１５
のソース電極は、ドレイン電極の“Ｌ”レベルよりＶTH
（Ｖ）高い電圧となる（ノードａの部分）。そして、Ｐ
チャンネル形ＭＯＳトランジスタ１７がオン状態となっ
た際に、出力端子には、“Ｈ”レベルの電圧が遅延して
出力される。
は、Ｎチャンネル形ＭＯＳトランジスタ１３が、オン状
態となり、Ｎチャンネル形ＭＯＳトランジスタ１３のド
レイン電極は、ロー（Ｌ）レベルとなる。この時Ｐチャ
ンネル形ＭＯＳトランジスタ１５のゲート電極も“Ｌ”
レベルとなり、Ｐチャンネル形ＭＯＳトランジスタ１５
のソース電極は、ドレイン電極の“Ｌ”レベルよりＶTH
（Ｖ）高い電圧となる（ノードａの部分）。そして、Ｐ
チャンネル形ＭＯＳトランジスタ１７がオン状態となっ
た際に、出力端子には、“Ｈ”レベルの電圧が遅延して
出力される。
【００２２】一方、入力した電圧が“Ｌ”レベルの時
は、Ｐチャンネル形ＭＯＳトランジスタ１２がオン状態
となり、Ｐチャンネル形ＭＯＳトランジスタ１２のドレ
イン電極が、“Ｈ”レベルになる。この時、Ｎチャンネ
ル形ＭＯＳトランジスタ１４のゲート電極も“Ｈ”レベ
ルになり、Ｎチャンネル形ＭＯＳトランジスタ１４のソ
ース電極は、ドレイン電極の“Ｈ”レベルよりＶ
TH（Ｖ）低い電圧になる（ノードａの部分）。そして、
このＮチャンネル形ＭＯＳトランジスタ１８がオン状態
となり、出力端子に“Ｌ”レベルの電圧が遅延して出力
される。
は、Ｐチャンネル形ＭＯＳトランジスタ１２がオン状態
となり、Ｐチャンネル形ＭＯＳトランジスタ１２のドレ
イン電極が、“Ｈ”レベルになる。この時、Ｎチャンネ
ル形ＭＯＳトランジスタ１４のゲート電極も“Ｈ”レベ
ルになり、Ｎチャンネル形ＭＯＳトランジスタ１４のソ
ース電極は、ドレイン電極の“Ｈ”レベルよりＶ
TH（Ｖ）低い電圧になる（ノードａの部分）。そして、
このＮチャンネル形ＭＯＳトランジスタ１８がオン状態
となり、出力端子に“Ｌ”レベルの電圧が遅延して出力
される。
【００２３】このように遅延回路の遅延は、遅延部Ａが
フルスイングできないため、波形整形部Ｂのトランジス
タのオン抵抗が高くなる為に生じる。遅延時間はＰチャ
ンネル形ＭＯＳトランジスタ１７と、Ｎチャンネル形Ｍ
ＯＳトランジスタ１８のオン抵抗の大きさで決まり、よ
り大きな遅延時間を得ることができる。また本発明は、
前述した実施例に限定されるものではなく、他にも発明
の要旨を逸脱しない範囲で種々の変形や応用が可能であ
ることは勿論である。
フルスイングできないため、波形整形部Ｂのトランジス
タのオン抵抗が高くなる為に生じる。遅延時間はＰチャ
ンネル形ＭＯＳトランジスタ１７と、Ｎチャンネル形Ｍ
ＯＳトランジスタ１８のオン抵抗の大きさで決まり、よ
り大きな遅延時間を得ることができる。また本発明は、
前述した実施例に限定されるものではなく、他にも発明
の要旨を逸脱しない範囲で種々の変形や応用が可能であ
ることは勿論である。
【００２４】
【発明の効果】以上詳述したように本発明によれば、従
来と同じ素子数で、より大きな遅延時間を得ることがで
きる。
来と同じ素子数で、より大きな遅延時間を得ることがで
きる。
【図１】図１は、本発明による第１実施例の遅延回路の
構成を示す図である。
構成を示す図である。
【図２】図２は、図１に示す遅延回路の入力端子の電圧
変化に対するノードａ及び出力端子の電圧変化を示す図
である。
変化に対するノードａ及び出力端子の電圧変化を示す図
である。
【図３】図３は、従来の遅延回路の構成を示す図であ
る。
る。
【図４】図４は、従来の第２の遅延回路の構成を示す図
である。
である。
【図５】図５は、図４に示す遅延回路に基づき、より大
きな遅延時間を得るように構成された従来の第３の遅延
回路の構成を示す図である。
きな遅延時間を得るように構成された従来の第３の遅延
回路の構成を示す図である。
１，３，６，７ａ，７ｎ，１２，１５，１７…Ｐチャン
ネル形ＭＯＳトランジスタ、２，４，５，８ａ、８ｎ，
１３，１４，１８…Ｎチャンネル形ＭＯＳトランジス
タ、１１…入力端子、１９…出力端子、ａ…ノード、Ａ
…遅延部、Ｂ…波形整形部。
ネル形ＭＯＳトランジスタ、２，４，５，８ａ、８ｎ，
１３，１４，１８…Ｎチャンネル形ＭＯＳトランジス
タ、１１…入力端子、１９…出力端子、ａ…ノード、Ａ
…遅延部、Ｂ…波形整形部。
Claims (3)
- 【請求項１】 電流通路が同一方向に接続された第１の
Ｐ形スイッング素子と第２のＮ形スイッング素子からな
る第１スイッチ手段と、 前記第１スイッチ手段の電流通路の入力側に設けられた
印加電源と、 前記第１スイッチ手段の出力側に接続され、該第１スイ
ッチ手段の電流通路と同一方向に電流通路が接続された
第２のＰ形スイッング素子と第１のＮ形スイッング素子
からなる第２スイッチ手段と、 前記第１のＰ形スイッング素子と第１のＮ形スイッング
素子の各制御電極に接続された入力端子と、 前記第１スイッチ手段の出力側に接続され、電流通路が
同一方向に接続された第３のＰ形スイッング素子と第３
のＮ形スイッング素子からなる波形整形手段とを具備す
ることを特徴とする遅延回路。 - 【請求項２】 入力端子が第１のＰチャンネル形ＭＯＳ
トランジスタと、第１のＮチャンネル形ＭＯＳトランジ
スタのゲート電極とにそれぞれ接続され、前記第１のＰ
チャンネル形ＭＯＳトランジスタのソース電極及びバッ
クゲート電極が電源に接続され、前記第１のＮチャンネ
ル形ＭＯＳトランジスタのソース電極及びバックゲート
電極が接地され、前記第１のＰチャンネル形ＭＯＳトラ
ンジスタのドレイン電極と、第２のＮチャンネル形ＭＯ
Ｓトランジスタのドレイン電極と、ゲート電極とが接続
され、前記第１のＮチャンネル形ＭＯＳトランジスタの
ドレイン電極と、第２のＰチャンネル形ＭＯＳトランジ
スタのドレイン電極及びゲート電極が接続され、前記第
２のＮチャンネル形ＭＯＳトランジスタのバックゲート
電極が接地され、前記第２のＰチャンネル形ＭＯＳトラ
ンジスタのバックゲート電極が電源に接続され、前記第
２のＮチャンネル形ＭＯＳトランジスタのソース電極及
び前記第２のＰチャンネル形ＭＯＳトランジスタのソー
ス電極とに出力端子を設けたことを特徴とする遅延回
路。 - 【請求項３】 前記遅延回路を複数段縦続接続し、その
出力端子にＰチャンネル形ＭＯＳトランジスタ及びＮチ
ャンネル形ＭＯＳトランジスタによりインバータ構成さ
れた波形整形回路を具備することを特徴とする請求項２
記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013297A JPH05206803A (ja) | 1992-01-28 | 1992-01-28 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013297A JPH05206803A (ja) | 1992-01-28 | 1992-01-28 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206803A true JPH05206803A (ja) | 1993-08-13 |
Family
ID=11829254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013297A Withdrawn JPH05206803A (ja) | 1992-01-28 | 1992-01-28 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN121461950A (zh) * | 2026-01-06 | 2026-02-03 | 上海海栎创科技股份有限公司 | 一种抑制热载流子注入效应的开关电路及方法 |
-
1992
- 1992-01-28 JP JP4013297A patent/JPH05206803A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN121461950A (zh) * | 2026-01-06 | 2026-02-03 | 上海海栎创科技股份有限公司 | 一种抑制热载流子注入效应的开关电路及方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |