JPH05206835A - 差動型高速低パワーｅｃｌ−ｃｍｏｓ変換器 - Google Patents
差動型高速低パワーｅｃｌ−ｃｍｏｓ変換器Info
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- JPH05206835A JPH05206835A JP4205108A JP20510892A JPH05206835A JP H05206835 A JPH05206835 A JP H05206835A JP 4205108 A JP4205108 A JP 4205108A JP 20510892 A JP20510892 A JP 20510892A JP H05206835 A JPH05206835 A JP H05206835A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 電源、動作温度及び処理変動などにおける変
化に対して影響を受けることのない改良型の高速低パワ
ーＥＣＬ−ＣＭＯＳ変換器を提供する。 【構成】 差動ＥＣＬレベル入力信号を中間ＣＭＯＳレ
ベル信号へ変換する変換器段１０２と、中間ＣＭＯＳレ
ベル信号を完全なＣＭＯＳレベル出力信号へ変換する利
得段１０６と、１０２変換器段へ接続されており変換器
段の性能に影響を与える場合のある処理変動を補償する
温度独立基準回路１１０とを有している。また差動入力
を一方のＥＣＬレベルから他方のものへスイッチングさ
せる場合に、第一及び第二スイッチング手段の両方がオ
フであるクロスオーバー点に到達するように前記差動Ｅ
ＣＬレベル入力信号のそれぞれのものに応答する第一及
び第二スイッチング手段を有している。
化に対して影響を受けることのない改良型の高速低パワ
ーＥＣＬ−ＣＭＯＳ変換器を提供する。 【構成】 差動ＥＣＬレベル入力信号を中間ＣＭＯＳレ
ベル信号へ変換する変換器段１０２と、中間ＣＭＯＳレ
ベル信号を完全なＣＭＯＳレベル出力信号へ変換する利
得段１０６と、１０２変換器段へ接続されており変換器
段の性能に影響を与える場合のある処理変動を補償する
温度独立基準回路１１０とを有している。また差動入力
を一方のＥＣＬレベルから他方のものへスイッチングさ
せる場合に、第一及び第二スイッチング手段の両方がオ
フであるクロスオーバー点に到達するように前記差動Ｅ
ＣＬレベル入力信号のそれぞれのものに応答する第一及
び第二スイッチング手段を有している。
Description
【０００１】
【産業上の利用分野】本発明は、エミッタ結合論理（Ｅ
ＣＬ）−相補的金属酸化物半導体（ＣＭＯＳ）変換器に
関するものであって、更に詳細には、電源、動作温度及
び処理変動などにおける変化に対して影響を受けること
のない改良型の高速低パワーＥＣＬ−ＣＭＯＳ変換器に
関するものである。
ＣＬ）−相補的金属酸化物半導体（ＣＭＯＳ）変換器に
関するものであって、更に詳細には、電源、動作温度及
び処理変動などにおける変化に対して影響を受けること
のない改良型の高速低パワーＥＣＬ−ＣＭＯＳ変換器に
関するものである。
【０００２】
【従来の技術】バイポーラ技術とＣＭＯＳ技術の両方の
利点を単一の半導体集積回路（ＩＣ）上に結合させたＢ
ｉＣＭＯＳ技術の導入と共に、ＥＣＬ−ＣＭＯＳ変換器
は、ＥＣＬ論理レベルからの信号をＣＭＯＳ論理レベル
へ変換することが必要となった。
利点を単一の半導体集積回路（ＩＣ）上に結合させたＢ
ｉＣＭＯＳ技術の導入と共に、ＥＣＬ−ＣＭＯＳ変換器
は、ＥＣＬ論理レベルからの信号をＣＭＯＳ論理レベル
へ変換することが必要となった。
【０００３】図１は、従来のＥＣＬ−ＣＭＯＳ変換器１
０のブロック図を示している。ＥＣＬ−ＣＭＯＳ変換器
１０は、Ｖｓｓ（接地）へ結合された第一ノード（１）
と、ＥＣＬ回路１２からのＥＣＬ入力信号［Ｄｉｎ］を
受取るべく結合された第二ノード（２）と、ＥＣＬ回路
１２からの相補的ＥＣＬ入力信号Ｄｉｎを受取るべく結
合された第三ノード（３）と、ＣＭＯＳ回路１４へＣＭ
ＯＳ出力信号［Ｄｏｕｔ］を供給すべく結合された第四
ノード（４）と、ＣＭＯＳ回路１４へ相補的ＣＭＯＳ出
力信号Ｄｏｕｔを供給すべく結合された第五ノード
（５）とを有している。
０のブロック図を示している。ＥＣＬ−ＣＭＯＳ変換器
１０は、Ｖｓｓ（接地）へ結合された第一ノード（１）
と、ＥＣＬ回路１２からのＥＣＬ入力信号［Ｄｉｎ］を
受取るべく結合された第二ノード（２）と、ＥＣＬ回路
１２からの相補的ＥＣＬ入力信号Ｄｉｎを受取るべく結
合された第三ノード（３）と、ＣＭＯＳ回路１４へＣＭ
ＯＳ出力信号［Ｄｏｕｔ］を供給すべく結合された第四
ノード（４）と、ＣＭＯＳ回路１４へ相補的ＣＭＯＳ出
力信号Ｄｏｕｔを供給すべく結合された第五ノード
（５）とを有している。
【０００４】動作期間中、ＥＣＬ−ＣＭＯＳ変換器１０
は、ノード（２）及び（３）において受取られる相補的
ＥＣＬ入力信号をノード（４）及び（５）において供給
される相補的ＣＭＯＳ出力信号へそれぞれ変換させる。
は、ノード（２）及び（３）において受取られる相補的
ＥＣＬ入力信号をノード（４）及び（５）において供給
される相補的ＣＭＯＳ出力信号へそれぞれ変換させる。
【０００５】ＥＣＬ回路は、典型的には、５Ｖ電圧差の
間で動作し、且つ上側電圧よりも０．７Ｖ電圧と下側電
圧よりも２．０Ｖ高い電圧との範囲内の論理的スイング
（振れ）を有している。例えば、電圧差が−５．０Ｖ
（Ｖｅｅ）の低電圧と０．０Ｖの高電圧との間に設定さ
れる場合には、−０．７Ｖ乃至０．０Ｖの範囲内の電圧
を有する信号は論理高（「１」）であり、且つ−３．０
Ｖ乃至−５．０Ｖの範囲内の電圧を有する信号は論理低
（「０」）である。
間で動作し、且つ上側電圧よりも０．７Ｖ電圧と下側電
圧よりも２．０Ｖ高い電圧との範囲内の論理的スイング
（振れ）を有している。例えば、電圧差が−５．０Ｖ
（Ｖｅｅ）の低電圧と０．０Ｖの高電圧との間に設定さ
れる場合には、−０．７Ｖ乃至０．０Ｖの範囲内の電圧
を有する信号は論理高（「１」）であり、且つ−３．０
Ｖ乃至−５．０Ｖの範囲内の電圧を有する信号は論理低
（「０」）である。
【０００６】ＣＭＯＳ回路は、典型的に、５Ｖ電圧差の
間で動作し、且つ上側電圧よりも１．５Ｖ低い電圧から
下側電圧よりも１．５Ｖ高い電圧の間の２Ｖ論理スイン
グを有している。例えば、電圧差が０．０Ｖの低電圧と
５．０Ｖの高電圧との間に設定される場合には、３．５
乃至５．０Ｖの範囲内の電圧を有する信号は論理高
（「１」）であり、且つ０．０乃至１．５Ｖの範囲内の
電圧を有する信号は論理低（「０」）である。
間で動作し、且つ上側電圧よりも１．５Ｖ低い電圧から
下側電圧よりも１．５Ｖ高い電圧の間の２Ｖ論理スイン
グを有している。例えば、電圧差が０．０Ｖの低電圧と
５．０Ｖの高電圧との間に設定される場合には、３．５
乃至５．０Ｖの範囲内の電圧を有する信号は論理高
（「１」）であり、且つ０．０乃至１．５Ｖの範囲内の
電圧を有する信号は論理低（「０」）である。
【０００７】図２は、図１のブロック図と一貫性を有す
るＥＣＬ−ＣＭＯＳ２０変換器の従来技術の回路具体例
を示している。一般的に、回路２０は、第一段レベルシ
フタ２２と、第二段レベルシフタ２４と、電流利得段２
６と、基本的ＣＭＯＳインバータ２８とを有している。
るＥＣＬ−ＣＭＯＳ２０変換器の従来技術の回路具体例
を示している。一般的に、回路２０は、第一段レベルシ
フタ２２と、第二段レベルシフタ２４と、電流利得段２
６と、基本的ＣＭＯＳインバータ２８とを有している。
【０００８】第一段レベルシフタ２２は、ノード（２）
におけるＥＣＬレベル信号［Ｄｉｎ］を、入力トランジ
スタＭ１，Ｍ２，Ｍ３の動作を介して、ノード（６）に
おいて中間ＣＭＯＳレベル信号へ変換する。入力信号Ｄ
ｉｎが高から低へスイッチすると、トランジスタＭ３の
ゲートへ印加される電圧は減少され、その際にトランジ
スタＭ３の導通度を減少させる。その結果、ノード
（７）における電圧がプルダウンされる。トランジスタ
Ｍ５はコンデンサの如き動作を行ない、ノード（７）に
おいて電荷を格納する。入力信号Ｄｉｎが高から低へス
イッチすると、トランジスタＭ５のゲートにおける電荷
が減少され、その際にトランジスタＭ５のゲートにおけ
る電圧を低下させる。従って、トランジスタＭ３及びＭ
５は互いに相補的に動作しノード（７）をプルダウンさ
せる。トランジスタＭ６はトランジスタＭ４のゲートへ
結合されたノード（８）において抵抗として動作する。
ノード（８）における抵抗値は、トランジスタＭ４の導
通度を制御する傾向となり、その際にノード（７）がど
れだけプルダウンされるかを制御する。
におけるＥＣＬレベル信号［Ｄｉｎ］を、入力トランジ
スタＭ１，Ｍ２，Ｍ３の動作を介して、ノード（６）に
おいて中間ＣＭＯＳレベル信号へ変換する。入力信号Ｄ
ｉｎが高から低へスイッチすると、トランジスタＭ３の
ゲートへ印加される電圧は減少され、その際にトランジ
スタＭ３の導通度を減少させる。その結果、ノード
（７）における電圧がプルダウンされる。トランジスタ
Ｍ５はコンデンサの如き動作を行ない、ノード（７）に
おいて電荷を格納する。入力信号Ｄｉｎが高から低へス
イッチすると、トランジスタＭ５のゲートにおける電荷
が減少され、その際にトランジスタＭ５のゲートにおけ
る電圧を低下させる。従って、トランジスタＭ３及びＭ
５は互いに相補的に動作しノード（７）をプルダウンさ
せる。トランジスタＭ６はトランジスタＭ４のゲートへ
結合されたノード（８）において抵抗として動作する。
ノード（８）における抵抗値は、トランジスタＭ４の導
通度を制御する傾向となり、その際にノード（７）がど
れだけプルダウンされるかを制御する。
【０００９】逆に、入力信号［Ｄｉｎ］が低状態から高
状態へスイッチすると、より高い電圧が入力トランジス
タＭ１のゲートへ印加される。その結果、トランジスタ
Ｍ１は強くターンオンされる。トランジスタＭ１のこの
より強い導通度はノード（６）をプルアップする傾向と
なる。ノード（７）が同時的にプルダウンされるので、
トランジスタＭ２のゲートにおける電圧は減少される。
その結果、トランジスタＭ２はトランジスタＭ１がノー
ド（６）を中間ＣＭＯＳ信号レベルへプルアップさせる
上で援助する。
状態へスイッチすると、より高い電圧が入力トランジス
タＭ１のゲートへ印加される。その結果、トランジスタ
Ｍ１は強くターンオンされる。トランジスタＭ１のこの
より強い導通度はノード（６）をプルアップする傾向と
なる。ノード（７）が同時的にプルダウンされるので、
トランジスタＭ２のゲートにおける電圧は減少される。
その結果、トランジスタＭ２はトランジスタＭ１がノー
ド（６）を中間ＣＭＯＳ信号レベルへプルアップさせる
上で援助する。
【００１０】利得段２６は、ノード（６）及び（９）に
おける中間ＣＭＯＳレベル電圧を完全なＣＭＯＳ論理レ
ベルへ変換する。ノード（６）が第一中間ＣＭＯＳ電圧
へプルアップされると、増加された電圧がＮチャンネル
トランジスタＭ１１のゲートへ印加され、該トランジス
タのドレインはＰチャンネルトランジスタＭ９のゲート
へ結合されている。その結果、トランジスタＭ１は強く
ターンオンされ、その際にノード（１０）をＶｓｓへプ
ルダウンさせる。ノード（１０）がプルダウンされる
と、ＰチャンネルトランジスタＭ１０が強くターンオン
される。ノード（６）がトランジスタＭ８のゲートへ結
合されており、且つノード（６）が中間ＣＭＯＳレベル
へプルアップされると、ノード（９）における電圧はＶ
ｓｓへ向けて下降する。トランジスタＭ１０及びＭ１２
は互いに共同して、ノード（４）における出力信号［Ｄ
ｏｕｔ］をその完全なＣＭＯＳ論理レベルへ向けてプル
アップさせる。
おける中間ＣＭＯＳレベル電圧を完全なＣＭＯＳ論理レ
ベルへ変換する。ノード（６）が第一中間ＣＭＯＳ電圧
へプルアップされると、増加された電圧がＮチャンネル
トランジスタＭ１１のゲートへ印加され、該トランジス
タのドレインはＰチャンネルトランジスタＭ９のゲート
へ結合されている。その結果、トランジスタＭ１は強く
ターンオンされ、その際にノード（１０）をＶｓｓへプ
ルダウンさせる。ノード（１０）がプルダウンされる
と、ＰチャンネルトランジスタＭ１０が強くターンオン
される。ノード（６）がトランジスタＭ８のゲートへ結
合されており、且つノード（６）が中間ＣＭＯＳレベル
へプルアップされると、ノード（９）における電圧はＶ
ｓｓへ向けて下降する。トランジスタＭ１０及びＭ１２
は互いに共同して、ノード（４）における出力信号［Ｄ
ｏｕｔ］をその完全なＣＭＯＳ論理レベルへ向けてプル
アップさせる。
【００１１】ＣＭＯＳインバータ２８はノード（４）に
おける完全なＣＭＯＳ論理レベル信号を受取り且つそれ
をノード（５）において反転させて相補的信号Ｄｏｕｔ
を供給し、従ってＥＣＬ−ＣＭＯＳ変換を完了する。
おける完全なＣＭＯＳ論理レベル信号を受取り且つそれ
をノード（５）において反転させて相補的信号Ｄｏｕｔ
を供給し、従ってＥＣＬ−ＣＭＯＳ変換を完了する。
【００１２】一方、ＥＣＬ入力信号［Ｄｉｎ］及びＤｉ
ｎが高状態から低状態及び低状態から高状態へそれぞれ
スイッチする場合には、トランジスタＭ１乃至Ｍ１４が
互いに相補的な態様で動作する。その結果、信号［Ｄｏ
ｕｔ］がプルダウンされ且つ信号Ｄｏｕｔがプルアップ
される。
ｎが高状態から低状態及び低状態から高状態へそれぞれ
スイッチする場合には、トランジスタＭ１乃至Ｍ１４が
互いに相補的な態様で動作する。その結果、信号［Ｄｏ
ｕｔ］がプルダウンされ且つ信号Ｄｏｕｔがプルアップ
される。
【００１３】上述した従来技術のＥＣＬ−ＣＭＯＳ変換
器２０は多数の欠点を有している。第一に、ＤＣ動作期
間中、中間電圧は常にトランジスタＭ１−Ｍ１２のゲー
トへ印加される。その結果、トランジスタＭ１−Ｍ１２
は常にオンであり、電流を導通し且つパワーを散逸させ
る。ＥＣＬ−ＣＭＯＳ変換器２０の非スイッチング動作
期間中、出力状態に依存して、約５−１０ｍＡの電流が
散逸される。
器２０は多数の欠点を有している。第一に、ＤＣ動作期
間中、中間電圧は常にトランジスタＭ１−Ｍ１２のゲー
トへ印加される。その結果、トランジスタＭ１−Ｍ１２
は常にオンであり、電流を導通し且つパワーを散逸させ
る。ＥＣＬ−ＣＭＯＳ変換器２０の非スイッチング動作
期間中、出力状態に依存して、約５−１０ｍＡの電流が
散逸される。
【００１４】ＥＣＬ−ＣＭＯＳ変換器２０のＡＣスイッ
チング動作期間中に別の問題が発生する。スイッチング
動作期間中、全てのトランジスタＭ１−Ｍ１４は一方の
状態から別の状態への遷移状態にある。従って、トラン
ジスタＭ１−Ｍ１４の各々が、非スイッチング状態にあ
る場合よりも、より多くの電流を消費する。スイッチン
グ期間中に、ＥＣＬ−ＣＭＯＳ変換器２０は約２１ｍＡ
の電流を散逸させる。ＥＣＬ−ＣＭＯＳ変換器２０の更
に別の問題は、その１４個のトランジスタＭ１−Ｍ１４
が、スイッチング動作を完了するのにある時間を必要と
することであり、そのために多数のＢｉＣＭＯＳ製品の
適用において動作速度を遅いものとさせている。
チング動作期間中に別の問題が発生する。スイッチング
動作期間中、全てのトランジスタＭ１−Ｍ１４は一方の
状態から別の状態への遷移状態にある。従って、トラン
ジスタＭ１−Ｍ１４の各々が、非スイッチング状態にあ
る場合よりも、より多くの電流を消費する。スイッチン
グ期間中に、ＥＣＬ−ＣＭＯＳ変換器２０は約２１ｍＡ
の電流を散逸させる。ＥＣＬ−ＣＭＯＳ変換器２０の更
に別の問題は、その１４個のトランジスタＭ１−Ｍ１４
が、スイッチング動作を完了するのにある時間を必要と
することであり、そのために多数のＢｉＣＭＯＳ製品の
適用において動作速度を遅いものとさせている。
【００１５】最後に、１４個のトランジスタが存在して
いるので、ＥＣＬ−ＣＭＯＳ回路２０は、最近の高密度
のＢｉＣＭＯＳ製品にとって実用的なものではない。例
えば、１メグＢｉＣＭＯＳ ＳＲＡＭにおいて、少なく
とも２０個のＥＣＬ−ＣＭＯＳトランジスタが存在して
おり、それらは最悪の場合、入力に関する場合のみにお
いても１０ｍＡ×２０＝２００ｍＡのＤＣパワーを消費
する。更に、それは空間及びレイアウトの問題を発生
し、且つ製品の歩留りを低下させ、それらのこと全ては
この様な装置を経済的に製造することを実現不可能なも
のとしている。
いるので、ＥＣＬ−ＣＭＯＳ回路２０は、最近の高密度
のＢｉＣＭＯＳ製品にとって実用的なものではない。例
えば、１メグＢｉＣＭＯＳ ＳＲＡＭにおいて、少なく
とも２０個のＥＣＬ−ＣＭＯＳトランジスタが存在して
おり、それらは最悪の場合、入力に関する場合のみにお
いても１０ｍＡ×２０＝２００ｍＡのＤＣパワーを消費
する。更に、それは空間及びレイアウトの問題を発生
し、且つ製品の歩留りを低下させ、それらのこと全ては
この様な装置を経済的に製造することを実現不可能なも
のとしている。
【００１６】
【課題を解決するための手段】本発明は、改良した差動
型高速低パワーＥＣＬ−ＣＭＯＳ変換器回路を提供して
いる。本変換器回路は、差動ＥＣＬレベル入力信号を中
間ＣＭＯＳレベル信号へ変換する変換器段を有してい
る。本変換器回路は、更に、中間ＣＭＯＳレベル信号を
完全なＣＭＯＳレベル出力へ変換する利得段を有してい
る。更に、本変換器回路は、変換器段へ接続されており
そうでない場合には変換器段の性能に影響を与える場合
のある処理変動を補償する温度独立基準回路を有してい
る。オプションとして、付加的な負荷を駆動するために
完全なＣＭＯＳ出力を受取るバッファを付加することが
可能である。
型高速低パワーＥＣＬ−ＣＭＯＳ変換器回路を提供して
いる。本変換器回路は、差動ＥＣＬレベル入力信号を中
間ＣＭＯＳレベル信号へ変換する変換器段を有してい
る。本変換器回路は、更に、中間ＣＭＯＳレベル信号を
完全なＣＭＯＳレベル出力へ変換する利得段を有してい
る。更に、本変換器回路は、変換器段へ接続されており
そうでない場合には変換器段の性能に影響を与える場合
のある処理変動を補償する温度独立基準回路を有してい
る。オプションとして、付加的な負荷を駆動するために
完全なＣＭＯＳ出力を受取るバッファを付加することが
可能である。
【００１７】
【実施例】図３はＥＣＬ−ＣＭＯＳ変換器回路１００の
ブロック図を示している。以下に詳細に説明する如く、
このＥＣＬ−ＣＭＯＳ変換器回路１００は、ＥＣＬ回路
１０４から受取った差動的乃至は差分的ＥＣＬレベル入
力信号Ｄｉｎ及び［Ｄｉｎ］を中間ＣＭＯＳレベル信号
Ｄｉｎｔ及び［Ｄｉｎｔ］へ変換する変換器段１０２を
有している。次いで、利得段１０６が、この中間ＣＭＯ
Ｓレベル信号Ｄｉｎｔ及び［Ｄｉｎｔ］を完全なＣＭＯ
Ｓレベル信号Ｄｏｕｔ及び［Ｄｏｕｔ］へ変換し、該完
全なＣＭＯＳレベル信号はＣＭＯＳ回路１０８により使
用される。変換器段１０２へ接続されている温度独立基
準回路１１０は、そうでない場合には変換器段１０２を
有する要素に影響を与える場合のある何らかの処理変動
を補償する。
ブロック図を示している。以下に詳細に説明する如く、
このＥＣＬ−ＣＭＯＳ変換器回路１００は、ＥＣＬ回路
１０４から受取った差動的乃至は差分的ＥＣＬレベル入
力信号Ｄｉｎ及び［Ｄｉｎ］を中間ＣＭＯＳレベル信号
Ｄｉｎｔ及び［Ｄｉｎｔ］へ変換する変換器段１０２を
有している。次いで、利得段１０６が、この中間ＣＭＯ
Ｓレベル信号Ｄｉｎｔ及び［Ｄｉｎｔ］を完全なＣＭＯ
Ｓレベル信号Ｄｏｕｔ及び［Ｄｏｕｔ］へ変換し、該完
全なＣＭＯＳレベル信号はＣＭＯＳ回路１０８により使
用される。変換器段１０２へ接続されている温度独立基
準回路１１０は、そうでない場合には変換器段１０２を
有する要素に影響を与える場合のある何らかの処理変動
を補償する。
【００１８】図４はＥＣＬ−ＣＭＯＳ変換器１００の回
路実施例を示している。図４の実施例において、ＥＣＬ
−ＣＭＯＳ変換器１００の変換器段１０２は、２個のＰ
チャンネルトランジスタＭＰ１及びＭＰ２を有してい
る。トランジスタＭＰ１は、そのソースを入力ノードＡ
へ接続しており、そのドレインをノードＢへ接続してお
り、且つそのゲートをＥＣＬレベル入力信号［Ｄｉｎ］
を受取るべくノードＣへ接続している。トランジスタＭ
Ｐ２は、そのソースをノードＣへ接続しており、そのド
レインをノードＤへ接続しており、且つそのゲートを相
補的ＥＣＬレベル入力信号Ｄｉｎを受取るべくノードＡ
へ接続している。
路実施例を示している。図４の実施例において、ＥＣＬ
−ＣＭＯＳ変換器１００の変換器段１０２は、２個のＰ
チャンネルトランジスタＭＰ１及びＭＰ２を有してい
る。トランジスタＭＰ１は、そのソースを入力ノードＡ
へ接続しており、そのドレインをノードＢへ接続してお
り、且つそのゲートをＥＣＬレベル入力信号［Ｄｉｎ］
を受取るべくノードＣへ接続している。トランジスタＭ
Ｐ２は、そのソースをノードＣへ接続しており、そのド
レインをノードＤへ接続しており、且つそのゲートを相
補的ＥＣＬレベル入力信号Ｄｉｎを受取るべくノードＡ
へ接続している。
【００１９】基準回路１１０は、Ｎチャンネルバイアス
トランジスタＭＮ１及びＭＮ２を有すると共に、Ｐチャ
ンネルトランジスタＭＰ３とＮチャンネルトランジスタ
ＭＮ３から構成される電流分割器を有している。より詳
細に説明すると、トランジスタＭＮ１は、そのドレイン
をノードＢへ接続しており（即ち、トランジスタＭＰ１
のドレインへ接続）、そのソースを下側レール（即ち、
下側供給電圧）へ接続しており、且つそのゲートをノー
ドＥへ接続している。トランジスタＭＮ２は、そのドレ
インをノードＤへ接続しており（即ち、トランジスタＭ
Ｐ２のドレインへ接続）、そのソースを下側レール（即
ち、下側供給電圧）へ接続しており、且つそのゲートを
ノードＥへ接続している。
トランジスタＭＮ１及びＭＮ２を有すると共に、Ｐチャ
ンネルトランジスタＭＰ３とＮチャンネルトランジスタ
ＭＮ３から構成される電流分割器を有している。より詳
細に説明すると、トランジスタＭＮ１は、そのドレイン
をノードＢへ接続しており（即ち、トランジスタＭＰ１
のドレインへ接続）、そのソースを下側レール（即ち、
下側供給電圧）へ接続しており、且つそのゲートをノー
ドＥへ接続している。トランジスタＭＮ２は、そのドレ
インをノードＤへ接続しており（即ち、トランジスタＭ
Ｐ２のドレインへ接続）、そのソースを下側レール（即
ち、下側供給電圧）へ接続しており、且つそのゲートを
ノードＥへ接続している。
【００２０】ノードＥは、電流分割器トランジスタＭＮ
３とＭＰ３との間の接続点として作用する。トランジス
タＭＮ３は、そのドレインとそのゲートの両方をノード
Ｅへ接続しており、そのソースを下側レール、即ち下側
供給電圧へ接続している。トランジスタＭＰ３は、その
ソースは正供給電圧へ接続しており、そのドレインをノ
ードＥへ接続しており、且つそのゲートを下側レール、
即ち下側供給電圧へ接続している。
３とＭＰ３との間の接続点として作用する。トランジス
タＭＮ３は、そのドレインとそのゲートの両方をノード
Ｅへ接続しており、そのソースを下側レール、即ち下側
供給電圧へ接続している。トランジスタＭＰ３は、その
ソースは正供給電圧へ接続しており、そのドレインをノ
ードＥへ接続しており、且つそのゲートを下側レール、
即ち下側供給電圧へ接続している。
【００２１】利得段１０６は２個のＮチャンネル利得段
入力トランジスタＭＮ４及びＭＮ５と、Ｐチャンネルト
ランジスタＭＰ４及びＭＰ５からなる電流ミラーと、電
流源トランジスタＭＮ６とを有している。トランジスタ
ＭＮ４は、そのソースをノードＦへ接続しており、その
ドレインをノードＨへ接続しており、そのゲートを変換
器段１０２からの中間ＣＭＯＳレベル信号Ｄｉｎｔを受
取るべくノードＢへ接続している。トランジスタＭＮ５
は、そのソースをノードＦへ接続しており、そのドレイ
ンをノードＧへ接続しており、且つそのゲートを変換器
段１０２からの相補的ＣＭＯＳレベル信号［Ｄｉｎｔ］
を受取るべくノードＤへ接続している。トランジスタＭ
Ｐ４は、そのソースを正供給電圧へ接続しており、その
ドレインをノードＨへ接続しており、そのゲートをノー
ドＧへ接続している。トランジスタＭＰ５は、そのソー
スを正供給電圧へ接続しており且つそのドレインとゲー
トとの両方をノードＧへ接続している。トランジスタＭ
Ｎ６は、そのドレインをノードＦへ接続しており、その
ソースを下側レール即ち下側供給電圧へ接続しており、
且つそのゲートを正供給電圧へ接続している。
入力トランジスタＭＮ４及びＭＮ５と、Ｐチャンネルト
ランジスタＭＰ４及びＭＰ５からなる電流ミラーと、電
流源トランジスタＭＮ６とを有している。トランジスタ
ＭＮ４は、そのソースをノードＦへ接続しており、その
ドレインをノードＨへ接続しており、そのゲートを変換
器段１０２からの中間ＣＭＯＳレベル信号Ｄｉｎｔを受
取るべくノードＢへ接続している。トランジスタＭＮ５
は、そのソースをノードＦへ接続しており、そのドレイ
ンをノードＧへ接続しており、且つそのゲートを変換器
段１０２からの相補的ＣＭＯＳレベル信号［Ｄｉｎｔ］
を受取るべくノードＤへ接続している。トランジスタＭ
Ｐ４は、そのソースを正供給電圧へ接続しており、その
ドレインをノードＨへ接続しており、そのゲートをノー
ドＧへ接続している。トランジスタＭＰ５は、そのソー
スを正供給電圧へ接続しており且つそのドレインとゲー
トとの両方をノードＧへ接続している。トランジスタＭ
Ｎ６は、そのドレインをノードＦへ接続しており、その
ソースを下側レール即ち下側供給電圧へ接続しており、
且つそのゲートを正供給電圧へ接続している。
【００２２】図４は、更に、付加的な負荷を駆動するた
めに出力に付加することの可能なオプションとしてのバ
ッファ１１２を示している。
めに出力に付加することの可能なオプションとしてのバ
ッファ１１２を示している。
【００２３】図４の回路１００の動作を説明する第一の
例においては、ノードＡ及びＣにおいて受取られる差動
ＥＣＬ入力信号が、（−Φｅ）、即ち論理「１」、及び
（−Φｅ−１７００ｍＶ）、即ち論理「０」、又はＤｉ
ｎ＝４．３３Ｖ及び［Ｄｉｎ］＝２．６３Ｖのそれぞれ
のＣＭＯＳ値へスイング即ち振れるものと仮定する。入
力トランジスタＭＰ１及びＭＰ２は、基準Ｖｅｅ＝−
５．２で動作し、且つΦｅ＝−０．９Ｖである。
例においては、ノードＡ及びＣにおいて受取られる差動
ＥＣＬ入力信号が、（−Φｅ）、即ち論理「１」、及び
（−Φｅ−１７００ｍＶ）、即ち論理「０」、又はＤｉ
ｎ＝４．３３Ｖ及び［Ｄｉｎ］＝２．６３Ｖのそれぞれ
のＣＭＯＳ値へスイング即ち振れるものと仮定する。入
力トランジスタＭＰ１及びＭＰ２は、基準Ｖｅｅ＝−
５．２で動作し、且つΦｅ＝−０．９Ｖである。
【００２４】この例においては、トランジスタＭＰ１が
Ｖｇｓ＝−１．７Ｖを有している場合、Ｖｔは典型的に
−１．０ＶでありトランジスタＭＰ１はオンである。ト
ランジスタＭＰ２のＶｇｓが＋１．７Ｖに等しいと、ト
ランジスタＭＰ２はオフである。従って、トランジスタ
ＭＰ１はオンであり、ノードＢのプルアップを開始す
る。トランジスタＭＰ２がオフであると、ノード（Ｄ）
はトランジスタＭＮ２によりプルダウンされる。
Ｖｇｓ＝−１．７Ｖを有している場合、Ｖｔは典型的に
−１．０ＶでありトランジスタＭＰ１はオンである。ト
ランジスタＭＰ２のＶｇｓが＋１．７Ｖに等しいと、ト
ランジスタＭＰ２はオフである。従って、トランジスタ
ＭＰ１はオンであり、ノードＢのプルアップを開始す
る。トランジスタＭＰ２がオフであると、ノード（Ｄ）
はトランジスタＭＮ２によりプルダウンされる。
【００２５】ノードＢが高状態であり且つノードＤが低
状態であるので、トランジスタＭＮ４がターンオンし且
つトランジスタＭＮ５がターンオフする。トランジスタ
ＭＮ５がオフであると、トランジスタＭＰ５がノードＧ
を供給電圧Ｖｃｃ−Ｖｔｐへ充電し且つトランジスタＭ
Ｐ４を遮断状態とさせる。ノードＢが充電されると、ト
ランジスタＭＮ４は更にターンオンし、出力ノードＨを
完全なＣＭＯＳのＶｓｓ（接地）レベルへプルダウンさ
せる。
状態であるので、トランジスタＭＮ４がターンオンし且
つトランジスタＭＮ５がターンオフする。トランジスタ
ＭＮ５がオフであると、トランジスタＭＰ５がノードＧ
を供給電圧Ｖｃｃ−Ｖｔｐへ充電し且つトランジスタＭ
Ｐ４を遮断状態とさせる。ノードＢが充電されると、ト
ランジスタＭＮ４は更にターンオンし、出力ノードＨを
完全なＣＭＯＳのＶｓｓ（接地）レベルへプルダウンさ
せる。
【００２６】次いで、基準回路１１０の動作について説
明すると、トランジスタＭＰ３及びＭＮ３が常にオン状
態である電流分割器を形成する。基準トランジスタＭＰ
３及びＭＮ３は、回路１００の残部において、Ｐチャン
ネル及びＮチャンネル装置のそれぞれのＶｔを追従す
る。従って、回路１００のＰチャンネルトランジスタが
処理変動に起因して一層強いものとなると、トランジス
タＭＰ３がトランジスタＭＮ１及びＭＮ２を一層強くバ
イアスさせる。逆に、回路１００のＮチャンネルトラン
ジスタが処理変動に起因して一層強くなると、ダイオー
ド接続型トランジスタＭＮ３がノードＥをプルダウン
し、それはトランジスタＭＮ１及びＭＮ２のゲートへ接
続されている。
明すると、トランジスタＭＰ３及びＭＮ３が常にオン状
態である電流分割器を形成する。基準トランジスタＭＰ
３及びＭＮ３は、回路１００の残部において、Ｐチャン
ネル及びＮチャンネル装置のそれぞれのＶｔを追従す
る。従って、回路１００のＰチャンネルトランジスタが
処理変動に起因して一層強いものとなると、トランジス
タＭＰ３がトランジスタＭＮ１及びＭＮ２を一層強くバ
イアスさせる。逆に、回路１００のＮチャンネルトラン
ジスタが処理変動に起因して一層強くなると、ダイオー
ド接続型トランジスタＭＮ３がノードＥをプルダウン
し、それはトランジスタＭＮ１及びＭＮ２のゲートへ接
続されている。
【００２７】従って、基準電流分割器回路１１０は、変
換器段１０２のトリップ点を一定レベルに維持すること
により、Ｐチャンネル及びＮチャンネルの処理変動を補
償する。更に、それは電流分割器により供給されるの
で、トランジスタＭＮ１及びＭＮ２のバイアス電圧は温
度により実質的に変化することはない。
換器段１０２のトリップ点を一定レベルに維持すること
により、Ｐチャンネル及びＮチャンネルの処理変動を補
償する。更に、それは電流分割器により供給されるの
で、トランジスタＭＮ１及びＭＮ２のバイアス電圧は温
度により実質的に変化することはない。
【００２８】ＥＣＬレベル入力信号Ｄｉｎ及び［Ｄｉ
ｎ］の極性が復帰されると、トランジスタＭＰ１のＶｇ
ｓ＝１．７Ｖとなり且つトランジスタＭＰ１はオフ状態
となる。逆に、トランジスタＭＰ２のＶｇｓ＝−１．７
Ｖとなり、且つトランジスタＭＰ２はオンとなる。
ｎ］の極性が復帰されると、トランジスタＭＰ１のＶｇ
ｓ＝１．７Ｖとなり且つトランジスタＭＰ１はオフ状態
となる。逆に、トランジスタＭＰ２のＶｇｓ＝−１．７
Ｖとなり、且つトランジスタＭＰ２はオンとなる。
【００２９】しかしながら、入力Ｄｉｎ及び［Ｄｉｎ］
が一方のレベルから他方のレベルへスイッチングする場
合、クロスオーバー点に到達し、その場合トランジスタ
ＭＰ１及びトランジスタＭＰ２は両方共オフである。こ
のことは、従来のＣＭＯＳ回路と異なり、ＡＣパワーを
スタンバイ状態よりも更に低くさせている。入力Ｄｉｎ
及び［Ｄｉｎ］が継続してスイッチすると、基準電流分
割器回路１１０はノードＢをプルダウンする。
が一方のレベルから他方のレベルへスイッチングする場
合、クロスオーバー点に到達し、その場合トランジスタ
ＭＰ１及びトランジスタＭＰ２は両方共オフである。こ
のことは、従来のＣＭＯＳ回路と異なり、ＡＣパワーを
スタンバイ状態よりも更に低くさせている。入力Ｄｉｎ
及び［Ｄｉｎ］が継続してスイッチすると、基準電流分
割器回路１１０はノードＢをプルダウンする。
【００３０】トランジスタＭＰ２がオンであるので、ノ
ードＤが上昇し、トランジスタＭＮ５をターンオンさ
せ、一方トランジスタＭＮ４はオフである。この条件に
おいて、ノードＧはプルダウンされ、それはトランジス
タＭＰ４をターンオンさせ始める。次いで、トランジス
タＭＰ４がノードＨを完全なＣＭＯＳ Ｖｃｃレベルへ
プルアップさせる。
ードＤが上昇し、トランジスタＭＮ５をターンオンさ
せ、一方トランジスタＭＮ４はオフである。この条件に
おいて、ノードＧはプルダウンされ、それはトランジス
タＭＰ４をターンオンさせ始める。次いで、トランジス
タＭＰ４がノードＨを完全なＣＭＯＳ Ｖｃｃレベルへ
プルアップさせる。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来のＥＣＬ−ＣＭＯＳ変換器を示したブロ
ック図。
ック図。
【図２】 従来のＥＣＬ−ＣＭＯＳ変換器回路を示した
概略図。
概略図。
【図３】 本発明に基づくＥＣＬ−ＣＭＯＳ変換器を示
したブロック図。
したブロック図。
【図４】 本発明に基づくＥＣＬ−ＣＭＯＳ変換器の回
路実施例を示した概略図。
路実施例を示した概略図。
１００ ＥＣＬ−ＣＭＯＳ変換器回路 １０２ 変換器段 １０４ ＥＣＬ回路 １０６ 利得段 １０８ ＣＭＯＳ回路 １１０ 温度独立基準回路
Claims (5)
- 【請求項１】 ＥＣＬレベル信号をＣＭＯＳレベル信号
へ変換するために使用可能な差動型ＥＣＬ−ＣＭＯＳ変
換器回路において、 （ａ）差動ＥＣＬレベル入力信号を差動中間ＣＭＯＳレ
ベル信号へ変換する変換器段、 （ｂ）差動中間ＣＭＯＳレベル信号を完全なＣＭＯＳレ
ベル出力信号へ変換する利得段、 （ｃ）前記差動中間ＣＭＯＳレベル信号に応答して前記
変換器段のトリップ点を一定レベルに維持する温度独立
基準回路、 を有することを特徴とする変換器回路。 - 【請求項２】 請求項１において、前記変換器段が、前
記差動入力を一方のＥＣＬレベルから他方のものへスイ
ッチングさせる場合に、第一及び第二スイッチング手段
の両方がオフであるクロスオーバー点に到達するように
前記差動ＥＣＬレベル入力信号のそれぞれのものに応答
する第一及び第二スイッチング手段を有しており、その
際に前記変換器回路により消費されるＡＣパワーがスタ
ンバイ状態よりも低いものであることを特徴とする変換
器回路。 - 【請求項３】 請求項１において、前記温度独立基準回
路が、 （ａ）前記差動中間ＣＭＯＳレベル信号の第一のものと
接地との間に接続された第一バイアススイッチ、 （ｂ）第二の差動中間ＣＭＯＳレベル信号と接地との間
に接続された第二バイアススイッチ、 （ｃ）前記第一及び第二のバイアススイッチ間に接続さ
れたバイアスノード、 （ｄ）前記変換器回路の特性を追従し且つ前記バイアス
ノードにおけるバイアス電圧を制御する電流分割器、 を有することを特徴とする変換器回路。 - 【請求項４】 第一及び第二入力ノードにおいてそれぞ
れ受取った差動ＥＣＬレベル信号をＣＭＯＳレベル信号
へ変換するために使用可能な差動ＥＣＬ−ＣＭＯＳ変換
器回路において、 （ａ）変換器段（１０２）であって、（ｉ）第一入力ノ
ード（Ａ）へ接続したソースと第一中間ノード（Ｂ）へ
接続したドレインと第二入力ノード（Ｃ）へ接続したゲ
ートとを有する第一Ｐチャンネル入力トランジスタ（Ｍ
Ｐ１）及び（ｉｉ）第二入力ノード（Ｃ）へ接続したソ
ースと第二中間ノード（Ｄ）へ接続したドレインと第一
入力ノード（Ａ）へ接続したゲートとを有する第二Ｐチ
ャンネル入力トランジスタ（ＭＰ２）を有する変換器
段、 （ｂ）利得段（１０６）であって、（ｉ）前記第一中間
ノード（Ｂ）へ接続したゲートと出力ノード（Ｈ）へ接
続したドレインとを有する第一Ｎチャンネル利得段入力
トランジスタ（ＭＮ４）及び（ｉｉ）前記第二中間ノー
ド（Ｄ）へ接続したゲートを有する第二Ｎチャンネル利
得段入力トランジスタ（ＭＮ５）と、（ｉｉｉ）正供給
電圧へ接続したソースと出力ノード（Ｈ）へ接続したド
レインとを有する第一Ｐチャンネルミラートランジスタ
（ＭＰ４）及び前記第一ミラートランジスタ（ＭＰ４）
のゲートへ接続されると共に第一利得段入力トランジス
タ（ＭＮ５）のドレインへ接続したゲートを有すると共
に正供給電圧へ接続したソースを有する第二Ｐチャンネ
ルミラートランジスタ（ＭＰ５）を有しており第一ミラ
ートランジスタ（ＭＰ４）のドレインが第二利得段入力
トランジスタ（ＭＮ４）のドレインへ接続されている電
流ミラー、（ｉｖ）第一及び第二利得段入力トランジス
タ（ＭＮ４，ＭＮ５）の両方のソースへ接続されたドレ
インと負供給電圧へ接続されたソースと正供給電圧へ接
続されたゲートとを有するＮチャンネル電流源トランジ
スタ（ＭＮ６）、を有する利得段、 （ｃ）基準電流分割器回路（１１０）であって、（ｉ）
ベースノード（Ｅ）と、（ｉｉ）負供給電圧へ接続した
ソースと第一中間ノード（Ｂ）へ接続したドレインとバ
イアスノード（Ｅ）へ接続したゲートとを有する第一Ｎ
チャンネルバイアストランジスタ（ＭＮ１）と、（ｉｉ
ｉ）負供給電圧へ接続したソースと第二中間ノード
（Ｄ）へ接続したドレインとバイアスノード（Ｅ）へ接
続したゲートとを有する第二Ｎチャンネルバイアストラ
ンジスタ（ＭＮ２）と、（ｉｖ）正供給電圧へ接続した
ソースと負供給電圧へ接続したゲートとバイアスノード
（Ｅ）へ接続したドレインとを有するＰチャンネル電流
分割器トランジスタ（ＭＰ３）と、（ｖ）負供給電圧へ
接続したソースとバイアスノードへ接続したゲートとバ
イアスノード（Ｅ）へ接続したドレインとを有するＮチ
ャンネル電流分割器トランジスタ（ＭＮ３）とを有する
基準電流分割器回路、 を有することを特徴とする変換器回路。 - 【請求項５】 請求項４において、更に、付加的な負荷
を駆動するために出力ノード（Ｈ）へ接続したバッファ
が設けられていることを特徴とする変換器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/741,105 US5153465A (en) | 1991-08-06 | 1991-08-06 | Differential, high-speed, low power ECL-to-CMOS translator |
| US741105 | 1991-08-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206835A true JPH05206835A (ja) | 1993-08-13 |
Family
ID=24979416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4205108A Pending JPH05206835A (ja) | 1991-08-06 | 1992-07-31 | 差動型高速低パワーｅｃｌ−ｃｍｏｓ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5153465A (ja) |
| EP (1) | EP0533327A3 (ja) |
| JP (1) | JPH05206835A (ja) |
| KR (1) | KR930005365A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0554650A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体集積回路 |
| JP2688035B2 (ja) * | 1992-02-14 | 1997-12-08 | テキサス インスツルメンツ インコーポレイテッド | 温度補償回路及び動作方法 |
| US5381060A (en) * | 1992-02-14 | 1995-01-10 | International Business Machines Corporation | Differential current switch to super buffer logic level translator |
| WO1994005085A1 (en) * | 1992-08-13 | 1994-03-03 | Microunity Systems Engineering, Inc. | Bicmos ecl-to-cmos level translator and buffer |
| EP0590818A3 (en) * | 1992-10-02 | 1994-05-11 | Nat Semiconductor Corp | Ecl-to-bicmos/cmos translator |
| JP3050255B2 (ja) * | 1992-10-14 | 2000-06-12 | 富士通株式会社 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
| JP2836412B2 (ja) * | 1992-12-04 | 1998-12-14 | 日本電気株式会社 | レベル変換回路 |
| DE4307856C2 (de) * | 1993-03-12 | 1995-10-19 | Telefunken Microelectron | Schaltungsanordnung |
| WO1994022220A1 (en) * | 1993-03-24 | 1994-09-29 | Apple Computer, Inc. | Differential- to single-ended cmos converter |
| KR970001345B1 (ko) * | 1993-07-28 | 1997-02-05 | 삼성전자 주식회사 | 레벨 쉬프터 |
| JP3538442B2 (ja) * | 1993-09-20 | 2004-06-14 | 富士通株式会社 | レベル変換回路 |
| JP3547752B2 (ja) * | 1994-06-13 | 2004-07-28 | 株式会社 日立製作所 | 信号受信回路とディジタル信号処理システム |
| US5570042B1 (en) * | 1995-01-03 | 2000-10-17 | Sgs Thomson Micro Electronics | Pecl input buffer |
| US5793225A (en) * | 1996-01-02 | 1998-08-11 | Pmc-Sierra, Inc. | CMOS SONET/ATM receiver suitable for use with pseudo ECL and TTL signaling environments |
| US9379709B2 (en) * | 2014-06-30 | 2016-06-28 | Finisar Corporation | Signal conversion |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295065A (en) * | 1979-08-13 | 1981-10-13 | Rca Corporation | Level shift circuit |
| JPS585029A (ja) * | 1981-06-30 | 1983-01-12 | Fujitsu Ltd | レベル変換回路 |
| JPS62159916A (ja) * | 1986-01-09 | 1987-07-15 | Toshiba Corp | レベル変換回路 |
| US4841175A (en) * | 1987-01-23 | 1989-06-20 | Siemens Aktiengesellschaft | ECL-compatible input/output circuits in CMOS technology |
| US4835419A (en) * | 1987-10-30 | 1989-05-30 | International Business Machines Corporation | Source-follower emitter-coupled-logic receiver circuit |
| US4806799A (en) * | 1988-02-26 | 1989-02-21 | Motorola, Inc. | ECL to CMOS translator |
| EP0353508B1 (de) * | 1988-07-22 | 1994-09-21 | Siemens Aktiengesellschaft | ECL-CMOS-Wandler |
| US4939393A (en) * | 1989-10-02 | 1990-07-03 | Motorola Inc. | ECL to TTL/CMOS translator using a single power supply |
| US5019726A (en) * | 1989-10-13 | 1991-05-28 | Advanced Micro Devices, Inc. | BiCMOS ECL-to-CMOS conversion circuit |
| US5038057A (en) * | 1990-05-29 | 1991-08-06 | Motorola, Inc. | ECL to CMOS logic translator |
-
1991
- 1991-08-06 US US07/741,105 patent/US5153465A/en not_active Expired - Lifetime
-
1992
- 1992-07-30 EP EP19920306940 patent/EP0533327A3/en not_active Withdrawn
- 1992-07-31 JP JP4205108A patent/JPH05206835A/ja active Pending
- 1992-08-05 KR KR1019920014034A patent/KR930005365A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005365A (ko) | 1993-03-23 |
| US5153465A (en) | 1992-10-06 |
| EP0533327A2 (en) | 1993-03-24 |
| EP0533327A3 (en) | 1993-11-10 |
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