JPH05207220A - 固体撮像装置及びその駆動方式 - Google Patents
固体撮像装置及びその駆動方式Info
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- JPH05207220A JPH05207220A JP4036923A JP3692392A JPH05207220A JP H05207220 A JPH05207220 A JP H05207220A JP 4036923 A JP4036923 A JP 4036923A JP 3692392 A JP3692392 A JP 3692392A JP H05207220 A JPH05207220 A JP H05207220A
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
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Abstract
(57)【要約】
【目的】 増幅型固体撮像素子の画素間のオフセットば
らつきに起因するＦＰＮを、チップ面積を大きくせずに
抑圧でき、且つ非破壊読み出しの可能な固体撮像装置及
びその駆動方式を提供する。 【構成】 増幅型固体撮像素子からなる画素Ｓと、この
画素Ｓに対して、反転アンプ10と、画素出力と反転アン
プ10の入力間に直接接続した容量素子11と、反転アンプ
10の入力に初期電圧を与えるためのｎＭＯＳトランジス
タ13と、反転アンプ10の入力に一端を接続した帰還系容
量素子12と、該容量素子12の他端と反転アンプ10の出力
の間に接続されたｎＭＯＳトランジスタ14と、両者の接
続点と基準電圧源20との間に接続されたｎＭＯＳトラン
ジスタ15とで構成されるＦＰＮ抑圧回路を設けて固体撮
像装置を構成する。
らつきに起因するＦＰＮを、チップ面積を大きくせずに
抑圧でき、且つ非破壊読み出しの可能な固体撮像装置及
びその駆動方式を提供する。 【構成】 増幅型固体撮像素子からなる画素Ｓと、この
画素Ｓに対して、反転アンプ10と、画素出力と反転アン
プ10の入力間に直接接続した容量素子11と、反転アンプ
10の入力に初期電圧を与えるためのｎＭＯＳトランジス
タ13と、反転アンプ10の入力に一端を接続した帰還系容
量素子12と、該容量素子12の他端と反転アンプ10の出力
の間に接続されたｎＭＯＳトランジスタ14と、両者の接
続点と基準電圧源20との間に接続されたｎＭＯＳトラン
ジスタ15とで構成されるＦＰＮ抑圧回路を設けて固体撮
像装置を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、増幅型固体撮像素子
の画素間のオフセットばらつきに起因する固定パターン
雑音（以下ＦＰＮと略称する）を抑圧できるようにした
固体撮像装置及びその駆動方式に関する。
の画素間のオフセットばらつきに起因する固定パターン
雑音（以下ＦＰＮと略称する）を抑圧できるようにした
固体撮像装置及びその駆動方式に関する。
【０００２】
【従来の技術】従来、固体撮像素子としては、ＭＯＳ
型，ＣＣＤ型の他に、ＳＩＴ，ＡＭＩ，ＣＭＤ，ＢＡＳ
ＩＳ，ＦＧＡ等の画素内に増幅素子を有するいわゆる増
幅型固体撮像素子が知られている。この増幅型固体撮像
素子は画素内に増幅素子を有するため、信号線上で混入
する雑音に強く、高いＳ／Ｎが期待できるほか、非破壊
読み出し等の機能が活用できるなど、ＭＯＳ型，ＣＣＤ
型にはない特徴を有するものである。しかしながら、こ
のように優れた面がある一方で、各画素毎の増幅素子の
ばらつきに起因するＦＰＮが大きく、このＦＰＮにより
結果的にＳ／Ｎが悪くなるという問題点を有している。
型，ＣＣＤ型の他に、ＳＩＴ，ＡＭＩ，ＣＭＤ，ＢＡＳ
ＩＳ，ＦＧＡ等の画素内に増幅素子を有するいわゆる増
幅型固体撮像素子が知られている。この増幅型固体撮像
素子は画素内に増幅素子を有するため、信号線上で混入
する雑音に強く、高いＳ／Ｎが期待できるほか、非破壊
読み出し等の機能が活用できるなど、ＭＯＳ型，ＣＣＤ
型にはない特徴を有するものである。しかしながら、こ
のように優れた面がある一方で、各画素毎の増幅素子の
ばらつきに起因するＦＰＮが大きく、このＦＰＮにより
結果的にＳ／Ｎが悪くなるという問題点を有している。
【０００３】このＦＰＮに対して、従来、チップ上にお
いて、このＦＰＮを抑圧するための回路が種々提案され
ている。図11は、特開昭６４−２３５４号公報、あるい
はIEEE TRANS. ON ED, VOL. 35, NO. 5, MAY, 1988, "A
New Device Architecture Suitable for High-Resolut
ion and High-Performance Image Sensors" に開示され
ているＦＧＡに用いられたＦＰＮ抑圧回路の構成例を示
す図である。図11において、Ｓは単位画素で、２次元状
に配列されたうちの１つを示している。そして２次元状
に配列されたアレイの各列毎に増幅素子のソースライン
（垂直信号線）は共通となっており、各列に対しＦＰＮ
抑圧回路が接続され、その出力側は２本の信号出力線10
1 ，102 に１列おきに接続されている。103 はバイアス
用トランジスタ、104 は容量素子、105 はクランプ用ト
ランジスタ、106 はサンプルホールド用トランジスタ、
107 は容量素子、108 はスイッチングトランジスタ、10
9は水平走査回路である。このような構成において、水
平帰線消去期間（水平ブランキング期間）に選択された
行の光積分を行った後の信号出力と、リセット直後の出
力との差電圧を容量素子107 に蓄え、水平走査期間に、
その容量素子107 に蓄積された電荷を読み出す動作を行
い、ＦＰＮを抑圧している。
いて、このＦＰＮを抑圧するための回路が種々提案され
ている。図11は、特開昭６４−２３５４号公報、あるい
はIEEE TRANS. ON ED, VOL. 35, NO. 5, MAY, 1988, "A
New Device Architecture Suitable for High-Resolut
ion and High-Performance Image Sensors" に開示され
ているＦＧＡに用いられたＦＰＮ抑圧回路の構成例を示
す図である。図11において、Ｓは単位画素で、２次元状
に配列されたうちの１つを示している。そして２次元状
に配列されたアレイの各列毎に増幅素子のソースライン
（垂直信号線）は共通となっており、各列に対しＦＰＮ
抑圧回路が接続され、その出力側は２本の信号出力線10
1 ，102 に１列おきに接続されている。103 はバイアス
用トランジスタ、104 は容量素子、105 はクランプ用ト
ランジスタ、106 はサンプルホールド用トランジスタ、
107 は容量素子、108 はスイッチングトランジスタ、10
9は水平走査回路である。このような構成において、水
平帰線消去期間（水平ブランキング期間）に選択された
行の光積分を行った後の信号出力と、リセット直後の出
力との差電圧を容量素子107 に蓄え、水平走査期間に、
その容量素子107 に蓄積された電荷を読み出す動作を行
い、ＦＰＮを抑圧している。
【０００４】次に図12のタイミングチャートを参照しな
がら、その動作について説明する。Ｔ1 の期間では、ク
ランプ用トランジスタ105 とサンプルホールド用トラン
ジスタ106 が共にＯＮしており、容量素子107 をリセッ
トすると同時に、ノード111の電位を基準電圧Ｖref に
クランプする。このとき容量素子104 の他端（ノード11
0 ）にはオフセット電圧ＶO を含む信号出力が現れてお
り、容量素子104 に、（ＶPS＋ＶO −Ｖref ）・ＣO の
電荷が蓄積される。ここでＶPSは積分により変化した電
圧である。次に期間Ｔ2 でクランプ用トランジスタ105
をＯＦＦさせると同時に、選択されている行の全画素に
対してリセットを行う。またこのときサンプルホールド
用トランジスタ106 もＯＦＦしておく。その後期間Ｔ3
では、ノード110 に、各画素はリセット直後なので、信
号成分を含まないオフセット電圧Ｖo のみが現れる。こ
の状態でサンプルホールド用トランジスタ106 をＯＮす
ると、容量素子107 には次式（１）で示すオフセットを
含まない電圧Ｖ′が蓄積される。 Ｖ′＝ＣO ／（ＣL ＋ＣO ）・（Ｖref −ＶPS）・・・・（１）
がら、その動作について説明する。Ｔ1 の期間では、ク
ランプ用トランジスタ105 とサンプルホールド用トラン
ジスタ106 が共にＯＮしており、容量素子107 をリセッ
トすると同時に、ノード111の電位を基準電圧Ｖref に
クランプする。このとき容量素子104 の他端（ノード11
0 ）にはオフセット電圧ＶO を含む信号出力が現れてお
り、容量素子104 に、（ＶPS＋ＶO −Ｖref ）・ＣO の
電荷が蓄積される。ここでＶPSは積分により変化した電
圧である。次に期間Ｔ2 でクランプ用トランジスタ105
をＯＦＦさせると同時に、選択されている行の全画素に
対してリセットを行う。またこのときサンプルホールド
用トランジスタ106 もＯＦＦしておく。その後期間Ｔ3
では、ノード110 に、各画素はリセット直後なので、信
号成分を含まないオフセット電圧Ｖo のみが現れる。こ
の状態でサンプルホールド用トランジスタ106 をＯＮす
ると、容量素子107 には次式（１）で示すオフセットを
含まない電圧Ｖ′が蓄積される。 Ｖ′＝ＣO ／（ＣL ＋ＣO ）・（Ｖref −ＶPS）・・・・（１）
【０００５】ここでＣO ，ＣL は容量素子104 ，107 の
容量値である。この信号を期間Ｔ4 で読み出すが、この
ときの出力電圧ＶOUT は、信号出力線101 （102 ）の寄
生容量をＣP とすると、次式（２）で与えられる。 ＶOUT ＝ＣL ／（ＣP ＋ＣL ）・Ｖ′ ＝ＣL ／（ＣP ＋ＣL ）・ＣO ／（ＣL ＋ＣO ）・（Ｖref −ＶPS） ・・・・（２）
容量値である。この信号を期間Ｔ4 で読み出すが、この
ときの出力電圧ＶOUT は、信号出力線101 （102 ）の寄
生容量をＣP とすると、次式（２）で与えられる。 ＶOUT ＝ＣL ／（ＣP ＋ＣL ）・Ｖ′ ＝ＣL ／（ＣP ＋ＣL ）・ＣO ／（ＣL ＋ＣO ）・（Ｖref −ＶPS） ・・・・（２）
【０００６】以上の動作により、オフセット電圧のばら
つきによるＦＰＮを抑圧し、信号出力を得るようにして
いる。
つきによるＦＰＮを抑圧し、信号出力を得るようにして
いる。
【０００７】また、図13は特開昭６３−８６４７１号公
報で開示されているＢＡＳＩＳに適用されたＦＰＮ抑圧
回路の構成例を示す図である。このＦＰＮ抑圧回路はＦ
ＧＡの場合と同様に一画素Ｓについてのみ図示してお
り、図13に示す抑圧回路は各列の垂直信号線毎に設けら
れ、その出力側が信号出力線201 ，202 に共通に接続さ
れている。
報で開示されているＢＡＳＩＳに適用されたＦＰＮ抑圧
回路の構成例を示す図である。このＦＰＮ抑圧回路はＦ
ＧＡの場合と同様に一画素Ｓについてのみ図示してお
り、図13に示す抑圧回路は各列の垂直信号線毎に設けら
れ、その出力側が信号出力線201 ，202 に共通に接続さ
れている。
【０００８】次にこのＦＰＮ抑圧回路の動作を、図14に
示したタイミングチャートに基づいて説明する。期間Ｔ
1 では容量Ｃt1，Ｃt2のリセットを行っている。期間Ｔ
2 では画素Ｓの読み出しを行い、容量Ｃt1にオフセット
電圧ＶO を含む信号電圧を蓄積する。光積分により変化
した電圧をＶPSとすると、容量Ｃt1には次式（３）で示
す電圧Ｖt1が蓄積される。 Ｖt1＝ＶPS＋ＶO ・・・・（３）
示したタイミングチャートに基づいて説明する。期間Ｔ
1 では容量Ｃt1，Ｃt2のリセットを行っている。期間Ｔ
2 では画素Ｓの読み出しを行い、容量Ｃt1にオフセット
電圧ＶO を含む信号電圧を蓄積する。光積分により変化
した電圧をＶPSとすると、容量Ｃt1には次式（３）で示
す電圧Ｖt1が蓄積される。 Ｖt1＝ＶPS＋ＶO ・・・・（３）
【０００９】期間Ｔ3 では、画素Ｓのリセットを行い、
画素Ｓに蓄積された光積分による電荷をはき出してい
る。期間Ｔ4 では、このリセットした直後の画素Ｓの電
圧を容量Ｃt2に蓄積している。このとき容量Ｃt2の電位
Ｖt2は次式（４）で表される。 Ｖt2＝ＶO ・・・・（４）
画素Ｓに蓄積された光積分による電荷をはき出してい
る。期間Ｔ4 では、このリセットした直後の画素Ｓの電
圧を容量Ｃt2に蓄積している。このとき容量Ｃt2の電位
Ｖt2は次式（４）で表される。 Ｖt2＝ＶO ・・・・（４）
【００１０】期間Ｔ5 でトランジスタＱS1，ＱS2をＯＮ
させ、容量Ｃt1，Ｃt2に蓄積された電荷を信号出力線20
1 ，202 に接続して、その差電圧を差分アンプ203 で読
み出す。容量Ｃt1，Ｃt2の容量値をＣt1＝Ｃt2＝Ｃt 、
信号出力線201 ，202 の寄生容量をＣP 、差分アンプ20
3 のゲインを１とすると、出力端子ＳOUT から得られる
出力電圧ＶOUT は次式（５）となる。 ＶOUT ＝Ｃt ／（ＣP ＋Ｃt ）・Ｖt1−Ｃt ／（ＣP ＋Ｃt ）・Ｖt2 ＝Ｃt ／（ＣP ＋Ｃt ）・ＶPS ・・・・（５）
させ、容量Ｃt1，Ｃt2に蓄積された電荷を信号出力線20
1 ，202 に接続して、その差電圧を差分アンプ203 で読
み出す。容量Ｃt1，Ｃt2の容量値をＣt1＝Ｃt2＝Ｃt 、
信号出力線201 ，202 の寄生容量をＣP 、差分アンプ20
3 のゲインを１とすると、出力端子ＳOUT から得られる
出力電圧ＶOUT は次式（５）となる。 ＶOUT ＝Ｃt ／（ＣP ＋Ｃt ）・Ｖt1−Ｃt ／（ＣP ＋Ｃt ）・Ｖt2 ＝Ｃt ／（ＣP ＋Ｃt ）・ＶPS ・・・・（５）
【００１１】このように光電荷を含み読み出し信号と、
光電荷をリセットした後の信号をそれぞれ容量に蓄積
し、その差分出力をとることによりＦＰＮは抑圧され
る。
光電荷をリセットした後の信号をそれぞれ容量に蓄積
し、その差分出力をとることによりＦＰＮは抑圧され
る。
【００１２】
【発明が解決しようとする課題】ところで、上記増幅型
固体撮像素子のＦＰＮ抑圧方式には次のような問題点が
ある。その第１は、式（２）及び式（５）からわかるよ
うに、いずれの方式においても信号出力線に存在する寄
生容量の影響により、出力電圧が低下してしまうことで
ある。これを防止するには、寄生容量ＣP に比べ容量Ｃ
t ，ＣL ，ＣO を大きくとらなければならない。しかし
これらの容量を大きくしようとするとチップ面積の増加
につながるという問題がある。次に第２として、容量に
蓄積された電荷を読み出すとき、信号出力線の寄生容量
に電荷が分配され、蓄積電荷が破壊されるため、非破壊
読み出しが行えないという問題点がある。
固体撮像素子のＦＰＮ抑圧方式には次のような問題点が
ある。その第１は、式（２）及び式（５）からわかるよ
うに、いずれの方式においても信号出力線に存在する寄
生容量の影響により、出力電圧が低下してしまうことで
ある。これを防止するには、寄生容量ＣP に比べ容量Ｃ
t ，ＣL ，ＣO を大きくとらなければならない。しかし
これらの容量を大きくしようとするとチップ面積の増加
につながるという問題がある。次に第２として、容量に
蓄積された電荷を読み出すとき、信号出力線の寄生容量
に電荷が分配され、蓄積電荷が破壊されるため、非破壊
読み出しが行えないという問題点がある。
【００１３】本発明は、従来の増幅型固体撮像素子にお
ける上記問題点を解消するためになされたもので、信号
出力線の寄生容量が大きくてもチップ面積を大きくせず
に出力のゲインを確保でき、且つ非破壊読み出しが可能
なＦＰＮ抑圧回路を備えた固体撮像装置及びその駆動方
式を提供することを目的とする。
ける上記問題点を解消するためになされたもので、信号
出力線の寄生容量が大きくてもチップ面積を大きくせず
に出力のゲインを確保でき、且つ非破壊読み出しが可能
なＦＰＮ抑圧回路を備えた固体撮像装置及びその駆動方
式を提供することを目的とする。
【００１４】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、増幅型固体撮像素子からなる画
素と、該画素に対して、反転型増幅回路と、画素の出力
と反転型増幅回路の入力の間に直列に接続された第１の
容量素子と、反転型増幅回路の入力に初期電圧を与える
ための第１のスイッチング素子と、反転型増幅回路の入
力に一端が接続された第２の容量素子と、該第２の容量
素子の他端と反転型増幅回路の出力の間に接続された第
２のスイッチング素子と、第２の容量素子と第２のスイ
ッチング素子の接続点と基準電圧源との間に接続された
第３のスイッチング素子とで構成される固定パターン雑
音抑圧基本セルを設けて固体撮像装置を構成する。
決するため、本発明は、増幅型固体撮像素子からなる画
素と、該画素に対して、反転型増幅回路と、画素の出力
と反転型増幅回路の入力の間に直列に接続された第１の
容量素子と、反転型増幅回路の入力に初期電圧を与える
ための第１のスイッチング素子と、反転型増幅回路の入
力に一端が接続された第２の容量素子と、該第２の容量
素子の他端と反転型増幅回路の出力の間に接続された第
２のスイッチング素子と、第２の容量素子と第２のスイ
ッチング素子の接続点と基準電圧源との間に接続された
第３のスイッチング素子とで構成される固定パターン雑
音抑圧基本セルを設けて固体撮像装置を構成する。
【００１５】このように構成した固体撮像装置において
は、第１及び第３のスイッチング素子をＯＮ、第２のス
イッチング素子をＯＦＦとした状態にして、画素のリセ
ット又は読み出しを行った後、第１及び第３のスイッチ
ング素子をＯＦＦ、第２のスイッチング素子をＯＮとし
て、画素の読み出し又はリセットを行い、読み出し信号
出力とリセット時の出力の差を基本セルの出力電圧とし
て読み出すことができ、これにより増幅型固体撮像素子
からなる画素のオフセット電圧のばらつきに起因するＦ
ＰＮは抑圧されると共に、この基本セルの出力電圧は非
破壊的に何回でも読み出すことができる。
は、第１及び第３のスイッチング素子をＯＮ、第２のス
イッチング素子をＯＦＦとした状態にして、画素のリセ
ット又は読み出しを行った後、第１及び第３のスイッチ
ング素子をＯＦＦ、第２のスイッチング素子をＯＮとし
て、画素の読み出し又はリセットを行い、読み出し信号
出力とリセット時の出力の差を基本セルの出力電圧とし
て読み出すことができ、これにより増幅型固体撮像素子
からなる画素のオフセット電圧のばらつきに起因するＦ
ＰＮは抑圧されると共に、この基本セルの出力電圧は非
破壊的に何回でも読み出すことができる。
【００１６】
【実施例】次に実施例について説明する。図１は、本発
明に係る固体撮像装置の第１実施例の一部を省略して示
す回路構成図である。この実施例は、本発明を２次元状
に配列したＡＭＩからなる固体撮像装置に適用したもの
で、図中Ｓで示す部分がＡＭＩの単位画素である。ＡＭ
Ｉの１画素はフォトダイオード１と増幅用のｎＭＯＳト
ランジスタ２とリセット用のｎＭＯＳトランジスタ３と
読み出し用のｎＭＯＳトランジスタ４とで構成され、読
み出し用ｎＭＯＳトランジスタ４は垂直信号線ＶＬに接
続されている。このように構成されているＡＭＩは、ま
ずリセットパルスφR を“Ｈ”としてフォトダイオード
１にリセット電位ＶR を与えたのちφR を“Ｌ”とす
る。これによりその時点から光電変換された電荷が、フ
ォトダイオード１の接合容量に蓄積され、増幅用ｎＭＯ
Ｓトランジスタ２のゲート電圧が次第に低下する。一定
積分時間経過後パルスφSVを“Ｈ”として、そのときの
ゲート電圧に対応する信号出力を垂直信号線ＶＬに伝え
る。従来の構成では、この垂直信号線ＶＬに伝えられた
各列の信号を、水平選択スイッチを走査回路により順次
ＯＮさせながら、出力信号として読み出すものである。
明に係る固体撮像装置の第１実施例の一部を省略して示
す回路構成図である。この実施例は、本発明を２次元状
に配列したＡＭＩからなる固体撮像装置に適用したもの
で、図中Ｓで示す部分がＡＭＩの単位画素である。ＡＭ
Ｉの１画素はフォトダイオード１と増幅用のｎＭＯＳト
ランジスタ２とリセット用のｎＭＯＳトランジスタ３と
読み出し用のｎＭＯＳトランジスタ４とで構成され、読
み出し用ｎＭＯＳトランジスタ４は垂直信号線ＶＬに接
続されている。このように構成されているＡＭＩは、ま
ずリセットパルスφR を“Ｈ”としてフォトダイオード
１にリセット電位ＶR を与えたのちφR を“Ｌ”とす
る。これによりその時点から光電変換された電荷が、フ
ォトダイオード１の接合容量に蓄積され、増幅用ｎＭＯ
Ｓトランジスタ２のゲート電圧が次第に低下する。一定
積分時間経過後パルスφSVを“Ｈ”として、そのときの
ゲート電圧に対応する信号出力を垂直信号線ＶＬに伝え
る。従来の構成では、この垂直信号線ＶＬに伝えられた
各列の信号を、水平選択スイッチを走査回路により順次
ＯＮさせながら、出力信号として読み出すものである。
【００１７】本実施例においては、ＦＰＮを抑圧するた
め、各列毎に垂直信号線ＶＬと水平選択トランジスタ21
との間に、図１に示すようにＦＰＮ抑圧回路を挿入して
いる。図において、10はソース接地されたｎＭＯＳトラ
ンジスタ16と負荷として動作するデプレション型のｎＭ
ＯＳトランジスタ17とで構成された反転アンプである。
このＦＰＮ抑圧回路の入力ノード18に垂直信号線ＶＬを
直列に容量素子11を介して接続する。この入力ノード18
と出力ノード19の間に容量素子12とスイッチ用のｎＭＯ
Ｓトランジスタ14による帰還系を設ける。またその帰還
系と並列に、ノード18に初期電位を与えるためのリセッ
ト用のｎＭＯＳトランジスタ13が接続されている。リセ
ット時にｎＭＯＳトランジスタ13及び14をＯＮしてリセ
ット動作をおこなうことも可能であるが、この場合、増
幅用のｎＭＯＳトランジスタ16のばらつきによりＦＰＮ
が発生するため、それを防止するために、容量素子12の
出力側に一定の初期電位を与えるための、一端を基準電
圧（Ｖref ）源20に接続したスイッチ用ｎＭＯＳトラン
ジスタ15を設けている。そしてこのＦＰＮ抑圧回路の出
力ノード19を水平選択トランジスタ21に接続し、シフト
レジスタ22により、このトランジスタ21がＯＮしたとき
に、出力ノード19の電圧を信号線23に伝達するように構
成されている。
め、各列毎に垂直信号線ＶＬと水平選択トランジスタ21
との間に、図１に示すようにＦＰＮ抑圧回路を挿入して
いる。図において、10はソース接地されたｎＭＯＳトラ
ンジスタ16と負荷として動作するデプレション型のｎＭ
ＯＳトランジスタ17とで構成された反転アンプである。
このＦＰＮ抑圧回路の入力ノード18に垂直信号線ＶＬを
直列に容量素子11を介して接続する。この入力ノード18
と出力ノード19の間に容量素子12とスイッチ用のｎＭＯ
Ｓトランジスタ14による帰還系を設ける。またその帰還
系と並列に、ノード18に初期電位を与えるためのリセッ
ト用のｎＭＯＳトランジスタ13が接続されている。リセ
ット時にｎＭＯＳトランジスタ13及び14をＯＮしてリセ
ット動作をおこなうことも可能であるが、この場合、増
幅用のｎＭＯＳトランジスタ16のばらつきによりＦＰＮ
が発生するため、それを防止するために、容量素子12の
出力側に一定の初期電位を与えるための、一端を基準電
圧（Ｖref ）源20に接続したスイッチ用ｎＭＯＳトラン
ジスタ15を設けている。そしてこのＦＰＮ抑圧回路の出
力ノード19を水平選択トランジスタ21に接続し、シフト
レジスタ22により、このトランジスタ21がＯＮしたとき
に、出力ノード19の電圧を信号線23に伝達するように構
成されている。
【００１８】次に、図２に示したタイミングチャートを
参照しながら動作について説明する。パルスφSVにより
１フレーム中１水平走査期間（１Ｈ）だけ、同一行に配
列された画素が同時に選択され、垂直信号線ＶＬに接続
される。この１Ｈのうち、水平ブランキング期間（Ｔ1
〜Ｔ3 ）の間に、ＦＰＮの抑圧動作が行われ、期間Ｔ4
で、そのＦＰＮを抑圧した１行分の画素の信号の読み出
しを行う。
参照しながら動作について説明する。パルスφSVにより
１フレーム中１水平走査期間（１Ｈ）だけ、同一行に配
列された画素が同時に選択され、垂直信号線ＶＬに接続
される。この１Ｈのうち、水平ブランキング期間（Ｔ1
〜Ｔ3 ）の間に、ＦＰＮの抑圧動作が行われ、期間Ｔ4
で、そのＦＰＮを抑圧した１行分の画素の信号の読み出
しを行う。
【００１９】Ｔ1 の期間は、ＦＰＮ抑圧回路に初期電位
を与える期間である。このとき垂直信号線ＶＬは、画素
Ｓのオフセット電圧ＶO から信号電圧ＶPS分下がった電
位になっている。またｎＭＯＳトランジスタ13及び15が
ＯＮしているので、ノード18及びノード19には、反転ア
ンプ10のｎＭＯＳトランジスタ16のゲート・ソース間電
圧ＶGSが印加され、容量素子12の出力側には、Ｖref が
印加される。したがって、このとき容量素子11，12（容
量値Ｃ1 ，Ｃ2 ）に蓄積される電荷Ｑ1 ，Ｑ2 は、次式
（６），（７）で表される。 Ｑ1 ＝Ｃ1 ・｛ＶGS−（ＶO −ＶPS）｝・・・・（６） Ｑ2 ＝Ｃ2 ・（ＶGS−Ｖref ） ・・・・（７）
を与える期間である。このとき垂直信号線ＶＬは、画素
Ｓのオフセット電圧ＶO から信号電圧ＶPS分下がった電
位になっている。またｎＭＯＳトランジスタ13及び15が
ＯＮしているので、ノード18及びノード19には、反転ア
ンプ10のｎＭＯＳトランジスタ16のゲート・ソース間電
圧ＶGSが印加され、容量素子12の出力側には、Ｖref が
印加される。したがって、このとき容量素子11，12（容
量値Ｃ1 ，Ｃ2 ）に蓄積される電荷Ｑ1 ，Ｑ2 は、次式
（６），（７）で表される。 Ｑ1 ＝Ｃ1 ・｛ＶGS−（ＶO −ＶPS）｝・・・・（６） Ｑ2 ＝Ｃ2 ・（ＶGS−Ｖref ） ・・・・（７）
【００２０】Ｔ2 の期間でｎＭＯＳトランジスタ15がＯ
ＦＦし、代わってｎＭＯＳトランジスタ14がＯＮする。
このときノード19の電位が初期電圧ＶGSよりΔＶ上昇す
るものとする。反転アンプ10のゲインを−Ｇとすると、
ノード18はΔＶ／Ｇだけ低下する。したがって、このと
きの容量素子11，12の電荷Ｑ1 ′，Ｑ2 ′は、それぞれ
次式（８），（９）で表される。 Ｑ1 ′＝Ｃ1 ・｛（ＶGS−１／Ｇ・ΔＶ）−（ＶO −ＶPS）｝・・・・（８） Ｑ2 ′＝Ｃ2 ・｛（ＶGS−１／Ｇ・ΔＶ）−（ＶGS＋ΔＶ）｝・・・・（９）
ＦＦし、代わってｎＭＯＳトランジスタ14がＯＮする。
このときノード19の電位が初期電圧ＶGSよりΔＶ上昇す
るものとする。反転アンプ10のゲインを−Ｇとすると、
ノード18はΔＶ／Ｇだけ低下する。したがって、このと
きの容量素子11，12の電荷Ｑ1 ′，Ｑ2 ′は、それぞれ
次式（８），（９）で表される。 Ｑ1 ′＝Ｃ1 ・｛（ＶGS−１／Ｇ・ΔＶ）−（ＶO −ＶPS）｝・・・・（８） Ｑ2 ′＝Ｃ2 ・｛（ＶGS−１／Ｇ・ΔＶ）−（ＶGS＋ΔＶ）｝・・・・（９）
【００２１】期間Ｔ1 とＴ2 において、ノード18におけ
る電荷は保存されるので、次式（10）が成り立つ。 Ｑ1 ＋Ｑ2 ＝Ｑ1 ′＋Ｑ2 ′・・・・（10） この（10）式により、ΔＶを求めると次式（11）となる
（１／（１＋Δ）≒１−Δの１次近似を用いる）。 ΔＶ＝（Ｖref −ＶGS）／｛１＋１／Ｇ（１＋Ｃ1 ／Ｃ2 ）｝ ≒（Ｖref −ＶGS）・｛１−１／Ｇ（１＋Ｃ1 ／Ｃ2 ）｝・・・・（11） したがって出力電圧ＶOUT は次式（12）となる。 ＶOUT ＝ＶGS＋ΔＶ ＝Ｖref −１／Ｇ・（１＋Ｃ1 ／Ｃ2 ）・（Ｖref −ＶGS） ・・・・（12） （12）式からわかるように、ゲインＧが大きければ、次
式（13）が得られる。 ＶOUT ≒Ｖref ・・・・（13）
る電荷は保存されるので、次式（10）が成り立つ。 Ｑ1 ＋Ｑ2 ＝Ｑ1 ′＋Ｑ2 ′・・・・（10） この（10）式により、ΔＶを求めると次式（11）となる
（１／（１＋Δ）≒１−Δの１次近似を用いる）。 ΔＶ＝（Ｖref −ＶGS）／｛１＋１／Ｇ（１＋Ｃ1 ／Ｃ2 ）｝ ≒（Ｖref −ＶGS）・｛１−１／Ｇ（１＋Ｃ1 ／Ｃ2 ）｝・・・・（11） したがって出力電圧ＶOUT は次式（12）となる。 ＶOUT ＝ＶGS＋ΔＶ ＝Ｖref −１／Ｇ・（１＋Ｃ1 ／Ｃ2 ）・（Ｖref −ＶGS） ・・・・（12） （12）式からわかるように、ゲインＧが大きければ、次
式（13）が得られる。 ＶOUT ≒Ｖref ・・・・（13）
【００２２】期間Ｔ3 では、画素Ｓのリセット用ｎＭＯ
Ｓトランジスタ３をＯＮして、画素のリセット動作を行
っている。このリセット動作直後、垂直信号線ＶＬの電
位は、画素のオフセット電圧ＶO となる。これにより出
力電圧ＶOUT の電位が、ＶGS＋ΔＶ′に変化する。その
とき容量素子11，12に蓄積される電荷Ｑ1 ″，Ｑ2 ″は
次式（14），（15）で示すようになる。 Ｑ1 ″＝Ｃ1 ・｛（ＶGS−１／Ｇ・ΔＶ′）−ＶO ｝ ・・・・（14） Ｑ2 ″＝Ｃ2 ・｛（ＶGS−１／Ｇ・ΔＶ′）−（ＶGS＋ΔＶ′）｝ ・・・・（15） 電荷が保存されることより、次式（16）が成立する。 Ｑ1 ＋Ｑ2 ＝Ｑ1 ″＋Ｑ2 ″・・・・（16） （16）式よりΔＶ′を求めると、次式（17）のようにな
る。 ΔＶ′＝（Ｖref −ＶGS−Ｃ1 ／Ｃ2 ・ＶPS）／｛１＋１／Ｇ（１＋ Ｃ1 ／Ｃ2 ）｝ ≒（Ｖref −ＶGS−Ｃ1 ／Ｃ2 ・ＶPS）・｛１−１／Ｇ（１＋ Ｃ1 ／Ｃ2 ）｝ ・・・・（17） したがって、出力電圧ＶOUT は次式（18）となる。 ＶOUT ＝ＶGS＋ΔＶ′ ＝Ｖref −Ｃ1 ／Ｃ2 ・ＶPS−１／Ｇ・（１＋Ｃ1 ／Ｃ2 ） ・（Ｖref −ＶGS−Ｃ1 ／Ｃ2 ・ＶPS） ・・・・（18） （18）式より、ゲインＧを大きくすることにより、次式
（19）が得られる。 ＶOUT ≒Ｖref −Ｃ1 ／Ｃ2 ・ＶPS ・・・・（19）
Ｓトランジスタ３をＯＮして、画素のリセット動作を行
っている。このリセット動作直後、垂直信号線ＶＬの電
位は、画素のオフセット電圧ＶO となる。これにより出
力電圧ＶOUT の電位が、ＶGS＋ΔＶ′に変化する。その
とき容量素子11，12に蓄積される電荷Ｑ1 ″，Ｑ2 ″は
次式（14），（15）で示すようになる。 Ｑ1 ″＝Ｃ1 ・｛（ＶGS−１／Ｇ・ΔＶ′）−ＶO ｝ ・・・・（14） Ｑ2 ″＝Ｃ2 ・｛（ＶGS−１／Ｇ・ΔＶ′）−（ＶGS＋ΔＶ′）｝ ・・・・（15） 電荷が保存されることより、次式（16）が成立する。 Ｑ1 ＋Ｑ2 ＝Ｑ1 ″＋Ｑ2 ″・・・・（16） （16）式よりΔＶ′を求めると、次式（17）のようにな
る。 ΔＶ′＝（Ｖref −ＶGS−Ｃ1 ／Ｃ2 ・ＶPS）／｛１＋１／Ｇ（１＋ Ｃ1 ／Ｃ2 ）｝ ≒（Ｖref −ＶGS−Ｃ1 ／Ｃ2 ・ＶPS）・｛１−１／Ｇ（１＋ Ｃ1 ／Ｃ2 ）｝ ・・・・（17） したがって、出力電圧ＶOUT は次式（18）となる。 ＶOUT ＝ＶGS＋ΔＶ′ ＝Ｖref −Ｃ1 ／Ｃ2 ・ＶPS−１／Ｇ・（１＋Ｃ1 ／Ｃ2 ） ・（Ｖref −ＶGS−Ｃ1 ／Ｃ2 ・ＶPS） ・・・・（18） （18）式より、ゲインＧを大きくすることにより、次式
（19）が得られる。 ＶOUT ≒Ｖref −Ｃ1 ／Ｃ2 ・ＶPS ・・・・（19）
【００２３】上記（18）式中、ＦＰＮとして影響を与え
るのが、ＶGSのばらつきである。しかしながら、このば
らつきも、１／Ｇ・（１＋Ｃ1 ／Ｃ2 ）倍に低減され
る。したがってゲインが大きければ、出力には殆ど影響
を与えないため、（19）式に示すように、各画素のオフ
セットばらつきの影響を受けず、信号電圧の変化分を取
り出すことが可能である。
るのが、ＶGSのばらつきである。しかしながら、このば
らつきも、１／Ｇ・（１＋Ｃ1 ／Ｃ2 ）倍に低減され
る。したがってゲインが大きければ、出力には殆ど影響
を与えないため、（19）式に示すように、各画素のオフ
セットばらつきの影響を受けず、信号電圧の変化分を取
り出すことが可能である。
【００２４】それに加えて、容量素子11の容量値Ｃ1 を
容量素子12の容量値Ｃ2 より大きく設定することによ
り、このＦＰＮ抑圧回路で電圧増幅が可能になるという
利点も有する。また、このＣ1 ，Ｃ2 の値は信号出力線
23の寄生容量に影響されずに決定できるため、従来例の
問題点のように、この容量素子によるチップ面積増大分
は最小限にとどめられる。また（19）式に示したＦＰＮ
の抑圧された信号電圧は、ｎＭＯＳトランジスタ21をＯ
Ｎして何度読み出しても保持されるため、非破壊読み出
しが可能となる。
容量素子12の容量値Ｃ2 より大きく設定することによ
り、このＦＰＮ抑圧回路で電圧増幅が可能になるという
利点も有する。また、このＣ1 ，Ｃ2 の値は信号出力線
23の寄生容量に影響されずに決定できるため、従来例の
問題点のように、この容量素子によるチップ面積増大分
は最小限にとどめられる。また（19）式に示したＦＰＮ
の抑圧された信号電圧は、ｎＭＯＳトランジスタ21をＯ
Ｎして何度読み出しても保持されるため、非破壊読み出
しが可能となる。
【００２５】以上述べたように、ＡＭＩ画素にＦＰＮ抑
圧回路を追加した基本セルを用いることにより、ＦＰＮ
を抑圧し且つ非破壊読み出し可能な固体撮像装置を、チ
ップ面積をそれほど大きくせずに実現できる。
圧回路を追加した基本セルを用いることにより、ＦＰＮ
を抑圧し且つ非破壊読み出し可能な固体撮像装置を、チ
ップ面積をそれほど大きくせずに実現できる。
【００２６】次に、上記ＦＰＮ抑圧回路を画素が１次元
状に配列されたラインセンサに適用した実施例について
説明する。ラインセンサに応用する場合、各画素毎にＦ
ＰＮ抑圧回路を設けることができるので、ＦＰＮ抑圧回
路のリセットと画素のリセットを同時に行うことが可能
であり、画素の積分動作を続けながら、信号出力を非破
壊で読み出すことができる。
状に配列されたラインセンサに適用した実施例について
説明する。ラインセンサに応用する場合、各画素毎にＦ
ＰＮ抑圧回路を設けることができるので、ＦＰＮ抑圧回
路のリセットと画素のリセットを同時に行うことが可能
であり、画素の積分動作を続けながら、信号出力を非破
壊で読み出すことができる。
【００２７】図３に、ソース接地型のＡＭＩを画素とし
たラインセンサに本発明を適用した実施例の１画素部分
の回路構成を示す。なお図３において、図１に示した実
施例と同一又は対応する部材には同一符号を付して示し
ている。図３において、ＳはＡＭＩの１画素を示してお
り、フォトダイオード１，ソース接地型増幅用ｎＭＯＳ
トランジスタ２，能動負荷用ｐＭＯＳトランジスタ５，
リセット用ｎＭＯＳトランジスタ３，帰還容量素子６に
より構成されている。図１に示した画素では、光電荷を
フォトダイオード自体の接合容量に蓄積するのに対し、
このソース接地型の画素では、帰還容量素子６に光電荷
を蓄積してｎＭＯＳトランジスタ２のドレイン電圧の変
化として、蓄積された光量を検出するようにしている。
たラインセンサに本発明を適用した実施例の１画素部分
の回路構成を示す。なお図３において、図１に示した実
施例と同一又は対応する部材には同一符号を付して示し
ている。図３において、ＳはＡＭＩの１画素を示してお
り、フォトダイオード１，ソース接地型増幅用ｎＭＯＳ
トランジスタ２，能動負荷用ｐＭＯＳトランジスタ５，
リセット用ｎＭＯＳトランジスタ３，帰還容量素子６に
より構成されている。図１に示した画素では、光電荷を
フォトダイオード自体の接合容量に蓄積するのに対し、
このソース接地型の画素では、帰還容量素子６に光電荷
を蓄積してｎＭＯＳトランジスタ２のドレイン電圧の変
化として、蓄積された光量を検出するようにしている。
【００２８】この実施例における抑圧回路は、ｐＭＯＳ
トランジスタによるソース接地型反転アンプ10に、ｎＭ
ＯＳトランジスタを用いたソースフォロアによるバッフ
ァを設けた構成をベースにしているが、図１に示したｎ
ＭＯＳトランジスタによるソース接地型反転アンプを用
いた構成にしても全く構わない。図１に示したものと異
なる点は、ｎＭＯＳトランジスタをｐＭＯＳトランジス
タに置き換えている点と、負荷をｎＭＯＳトランジスタ
による能動負荷としている点と、出力段にｎＭＯＳトラ
ンジスタ25，26を用いたソースフォロアによるバッファ
を設けた点である。しかし、動作原理は図１に示したも
のと全く同じである。
トランジスタによるソース接地型反転アンプ10に、ｎＭ
ＯＳトランジスタを用いたソースフォロアによるバッフ
ァを設けた構成をベースにしているが、図１に示したｎ
ＭＯＳトランジスタによるソース接地型反転アンプを用
いた構成にしても全く構わない。図１に示したものと異
なる点は、ｎＭＯＳトランジスタをｐＭＯＳトランジス
タに置き換えている点と、負荷をｎＭＯＳトランジスタ
による能動負荷としている点と、出力段にｎＭＯＳトラ
ンジスタ25，26を用いたソースフォロアによるバッファ
を設けた点である。しかし、動作原理は図１に示したも
のと全く同じである。
【００２９】次に図４に示したタイミングチャートに基
づいて、図３に示した実施例の動作を説明する。まず期
間Ｔ1 では、画素Ｓ及び抑圧回路のリセットを行ってい
る。この後、リセット用ｎＭＯＳトランジスタ３がＯＦ
Ｆし、期間Ｔ2 から画素における積分動作が行われる。
この積分開始後、ノード28の電位ＶP が落ち着いた後
で、ｐＭＯＳトランジスタ13，15がＯＦＦし、ｐＭＯＳ
トランジスタ14をＯＮして、抑圧回路における容量素子
12とスイッチング用ｐＭＯＳトランジスタ14による帰還
系を接続する。期間Ｔ3 においても画素Ｓの積分動作は
続けられ、それによって引き起こされるノード28の電位
ＶP の上昇は、ノード29に反転出力ＶOUT として現れ
る。一定積分時間経過後、シフトレジスタからのパルス
によりｎＭＯＳトランジスタ21をＯＮして、反転出力Ｖ
OUT を信号出力線23に伝達する。
づいて、図３に示した実施例の動作を説明する。まず期
間Ｔ1 では、画素Ｓ及び抑圧回路のリセットを行ってい
る。この後、リセット用ｎＭＯＳトランジスタ３がＯＦ
Ｆし、期間Ｔ2 から画素における積分動作が行われる。
この積分開始後、ノード28の電位ＶP が落ち着いた後
で、ｐＭＯＳトランジスタ13，15がＯＦＦし、ｐＭＯＳ
トランジスタ14をＯＮして、抑圧回路における容量素子
12とスイッチング用ｐＭＯＳトランジスタ14による帰還
系を接続する。期間Ｔ3 においても画素Ｓの積分動作は
続けられ、それによって引き起こされるノード28の電位
ＶP の上昇は、ノード29に反転出力ＶOUT として現れ
る。一定積分時間経過後、シフトレジスタからのパルス
によりｎＭＯＳトランジスタ21をＯＮして、反転出力Ｖ
OUT を信号出力線23に伝達する。
【００３０】この動作において、基準電圧は、期間Ｔ2
からＴ3 に切り換わる時刻での画素出力（ＶP ）の電位
であり、この基準はリセット直後でなくてもよい。一定
時間積分した後とすることも可能であり、またリセット
用ｎＭＯＳトランジスタ３を駆動するリセットパルスφ
R の立ち下がりと、ｎＭＯＳトランジスタ13を駆動する
φRCの立ち上がりを同一時刻として、Ｔ2 の期間を零と
してもよい。この期間Ｔ2 からＴ3 に移る時点のＶP の
電位を基準とし、それから増加した光積分による信号分
ＶPSは、基準電圧Ｖref からの減少分として、（Ｖref
−Ｃ1 ／Ｃ2 ・ＶPS）で表す電圧値としてノード29のＶ
OUT に伝達される。その電位を、シフトレジスタの走査
により信号出力線23に伝達し、読み出しを行う。以上の
動作では、光積分は読み出し期間中も行われており、一
旦信号読み出しを行い、その後再度読み出しを行う場合
には、１回目の読み出し時刻から２回目の読み出し時刻
の間に積分された信号が１回目の読み出し時の信号に重
畳された信号となる。
からＴ3 に切り換わる時刻での画素出力（ＶP ）の電位
であり、この基準はリセット直後でなくてもよい。一定
時間積分した後とすることも可能であり、またリセット
用ｎＭＯＳトランジスタ３を駆動するリセットパルスφ
R の立ち下がりと、ｎＭＯＳトランジスタ13を駆動する
φRCの立ち上がりを同一時刻として、Ｔ2 の期間を零と
してもよい。この期間Ｔ2 からＴ3 に移る時点のＶP の
電位を基準とし、それから増加した光積分による信号分
ＶPSは、基準電圧Ｖref からの減少分として、（Ｖref
−Ｃ1 ／Ｃ2 ・ＶPS）で表す電圧値としてノード29のＶ
OUT に伝達される。その電位を、シフトレジスタの走査
により信号出力線23に伝達し、読み出しを行う。以上の
動作では、光積分は読み出し期間中も行われており、一
旦信号読み出しを行い、その後再度読み出しを行う場合
には、１回目の読み出し時刻から２回目の読み出し時刻
の間に積分された信号が１回目の読み出し時の信号に重
畳された信号となる。
【００３１】次に、ある一定時刻における信号電圧を非
破壊で何度も読み出せるようにした実施例について説明
する。これには図３におけるソースフォロワのバッファ
部に、サンプルホールド回路を設ければよい。図５にサ
ンプルホールド機能つきのＦＰＮ抑圧回路を備えた実施
例の回路構成図を示す。この実施例は、図３のＦＰＮ抑
圧回路にスイッチング用ｐＭＯＳトランジスタ31とホー
ルド用容量素子32を追加したものである。
破壊で何度も読み出せるようにした実施例について説明
する。これには図３におけるソースフォロワのバッファ
部に、サンプルホールド回路を設ければよい。図５にサ
ンプルホールド機能つきのＦＰＮ抑圧回路を備えた実施
例の回路構成図を示す。この実施例は、図３のＦＰＮ抑
圧回路にスイッチング用ｐＭＯＳトランジスタ31とホー
ルド用容量素子32を追加したものである。
【００３２】図６に示したタイミングチャートを参照し
ながら動作について説明する。Ｔ1 〜Ｔ3 の期間は、図
３に示した実施例と全く同一で、φSH＝“Ｌ”として、
スイッチング用ｐＭＯＳトランジスタ31を導通状態にし
ている。所定の積分時間が経過した後、φSHを“Ｈ”と
して、その時刻での信号電圧をホールドする。この動作
により、期間Ｔ4 では、出力電圧ＶOUT の電位は変化し
ない。したがって、この時刻の信号電圧は非破壊で何度
も読み出しが可能である。図６において、φSHが“Ｈ”
になった後、ｐＭＯＳトランジスタ14を駆動するパルス
φT を“Ｈ”としているが、これは帰還容量素子12によ
る負荷を軽減するためであり、φT を“Ｌ”のままで読
み出しを行っても大きな問題はない。また読み出し終了
後、φSH，φT を“Ｌ”として、再び帰還系を接続する
ことにより積分され続けた信号を読み出すことも可能で
ある。
ながら動作について説明する。Ｔ1 〜Ｔ3 の期間は、図
３に示した実施例と全く同一で、φSH＝“Ｌ”として、
スイッチング用ｐＭＯＳトランジスタ31を導通状態にし
ている。所定の積分時間が経過した後、φSHを“Ｈ”と
して、その時刻での信号電圧をホールドする。この動作
により、期間Ｔ4 では、出力電圧ＶOUT の電位は変化し
ない。したがって、この時刻の信号電圧は非破壊で何度
も読み出しが可能である。図６において、φSHが“Ｈ”
になった後、ｐＭＯＳトランジスタ14を駆動するパルス
φT を“Ｈ”としているが、これは帰還容量素子12によ
る負荷を軽減するためであり、φT を“Ｌ”のままで読
み出しを行っても大きな問題はない。また読み出し終了
後、φSH，φT を“Ｌ”として、再び帰還系を接続する
ことにより積分され続けた信号を読み出すことも可能で
ある。
【００３３】以上で示した３つの実施例では、ｎＭＯＳ
又はｐＭＯＳトランジスタのソース接地型増幅回路を用
いた構成のものを示したが、これはオペアンプを用いて
も実現可能である。図７にオペアンプ40を用いた実施例
の主要部の構成を示す。この実施例では、スイッチング
素子としてｎＭＯＳトランジスタを用いているが、ｐＭ
ＯＳトランジスタ又はｎＭＯＳトランジスタとｐＭＯＳ
トランジスタの並列接続したものを用いることもでき
る。これはバイアス電圧によって使い分ければよい。
又はｐＭＯＳトランジスタのソース接地型増幅回路を用
いた構成のものを示したが、これはオペアンプを用いて
も実現可能である。図７にオペアンプ40を用いた実施例
の主要部の構成を示す。この実施例では、スイッチング
素子としてｎＭＯＳトランジスタを用いているが、ｐＭ
ＯＳトランジスタ又はｎＭＯＳトランジスタとｐＭＯＳ
トランジスタの並列接続したものを用いることもでき
る。これはバイアス電圧によって使い分ければよい。
【００３４】次に、上記各実施例に示したＦＰＮ抑圧回
路を用いて画素の加算出力を得るようにした実施例につ
いて説明する。これまで述べてきたように、上記ＦＰＮ
抑圧回路の特徴は、信号線容量に影響を受けずに、容量
素子の容量値Ｃ1 ，Ｃ2 を決定できる点、非破壊読み出
しが可能である点の２点の他に、任意に基準レベルが設
定できるという特徴がある。通常のセンサにおいては、
出力信号成分は、あるオフセット成分を有するため、そ
のままその成分全体を加算すると、オフセット成分によ
り、信号成分が飽和してしまう。そこでＯＢ画素等を用
いてそのＯＢ画素を基準レベルとして、その差分をとっ
た上で加算しなければならない。しかし、このＦＰＮ抑
圧回路は基準レベルを画素の有するオフセットとは無関
係に任意に設定できるので、この基準レベルをＧＮＤと
して画素加算を行うことにより、効率よく画素の加算を
行うことができる。
路を用いて画素の加算出力を得るようにした実施例につ
いて説明する。これまで述べてきたように、上記ＦＰＮ
抑圧回路の特徴は、信号線容量に影響を受けずに、容量
素子の容量値Ｃ1 ，Ｃ2 を決定できる点、非破壊読み出
しが可能である点の２点の他に、任意に基準レベルが設
定できるという特徴がある。通常のセンサにおいては、
出力信号成分は、あるオフセット成分を有するため、そ
のままその成分全体を加算すると、オフセット成分によ
り、信号成分が飽和してしまう。そこでＯＢ画素等を用
いてそのＯＢ画素を基準レベルとして、その差分をとっ
た上で加算しなければならない。しかし、このＦＰＮ抑
圧回路は基準レベルを画素の有するオフセットとは無関
係に任意に設定できるので、この基準レベルをＧＮＤと
して画素加算を行うことにより、効率よく画素の加算を
行うことができる。
【００３５】図３に示した実施例に、この加算出力を得
る構成を適用した実施例を図８に示し、図３に示した実
施例と同一又は対応する部材には同一符号を付して示し
ている。図３に示した実施例と異なる点は、出力をＧＮ
Ｄ基準で正の方向にとるため、反転アンプ41を追加し
て、これに合わせてＦＰＮ抑圧回路をｎＭＯＳトランジ
スタによるソース接地型増幅回路とした点と、一番大き
な特徴は、出力電圧ＶOUT をサンプリングするためのス
イッチング用ｎＭＯＳトランジスタ42とホールド容量素
子43を追加し、デコーダ44により選択用ｎＭＯＳトラン
ジスタ21をスイッチングするように構成した点である。
る構成を適用した実施例を図８に示し、図３に示した実
施例と同一又は対応する部材には同一符号を付して示し
ている。図３に示した実施例と異なる点は、出力をＧＮ
Ｄ基準で正の方向にとるため、反転アンプ41を追加し
て、これに合わせてＦＰＮ抑圧回路をｎＭＯＳトランジ
スタによるソース接地型増幅回路とした点と、一番大き
な特徴は、出力電圧ＶOUT をサンプリングするためのス
イッチング用ｎＭＯＳトランジスタ42とホールド容量素
子43を追加し、デコーダ44により選択用ｎＭＯＳトラン
ジスタ21をスイッチングするように構成した点である。
【００３６】図９に、この実施例の動作を説明するため
のタイミングチャートを示す。ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタが入れ代わっているため、各駆動
パルスφRC，φT ，φSHは、図６に示したタイミングチ
ャートに示したものの反転したものとなっているが、φ
R を含めてそれぞれのスイッチング用のＭＯＳトランジ
スタの動作は全く同じである。異なる点は、期間Ｔ4 に
おいて、φTCにより駆動されるｎＭＯＳトランジスタ42
を介してホールド容量素子43に信号電圧を蓄積した後
に、読み出すようにした点である。このφTCによるサン
プルホールドは各画素同時刻に行う。各画素の信号電圧
をホールド容量素子43に蓄積し、その後デコーダ44によ
り選択用ｎＭＯＳトランジスタ21をＯＮして、ホールド
容量素子43に蓄積された電荷を読み出す。このとき、デ
コーダ44により複数画素分の選択用ｎＭＯＳトランジス
タ21をＯＮして読み出すことにより、画素加算出力が得
られる。
のタイミングチャートを示す。ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタが入れ代わっているため、各駆動
パルスφRC，φT ，φSHは、図６に示したタイミングチ
ャートに示したものの反転したものとなっているが、φ
R を含めてそれぞれのスイッチング用のＭＯＳトランジ
スタの動作は全く同じである。異なる点は、期間Ｔ4 に
おいて、φTCにより駆動されるｎＭＯＳトランジスタ42
を介してホールド容量素子43に信号電圧を蓄積した後
に、読み出すようにした点である。このφTCによるサン
プルホールドは各画素同時刻に行う。各画素の信号電圧
をホールド容量素子43に蓄積し、その後デコーダ44によ
り選択用ｎＭＯＳトランジスタ21をＯＮして、ホールド
容量素子43に蓄積された電荷を読み出す。このとき、デ
コーダ44により複数画素分の選択用ｎＭＯＳトランジス
タ21をＯＮして読み出すことにより、画素加算出力が得
られる。
【００３７】また図９に示すように、出力電圧ＶOUT は
Ｔ4 の期間ずっと保持され続けるため、φTCを複数回Ｏ
Ｎさせ、何度も読み出すことが可能である。したがっ
て、１画素ずつ読み出した後、Ｓ／Ｎが不足する場合
は、２画素ずつ加算しながら読み出す等の非破壊読み出
しを利用した使用方法も可能である。
Ｔ4 の期間ずっと保持され続けるため、φTCを複数回Ｏ
Ｎさせ、何度も読み出すことが可能である。したがっ
て、１画素ずつ読み出した後、Ｓ／Ｎが不足する場合
は、２画素ずつ加算しながら読み出す等の非破壊読み出
しを利用した使用方法も可能である。
【００３８】更に上記ＦＰＮ抑圧回路は、容量素子11，
12の容量値Ｃ1 ，Ｃ2 の比を変えることにより、ゲイン
を変えることができるという特徴がある。この特徴を生
かすことにより感度切り換えが可能である。図10に感度
切り換え可能なＦＰＮ抑圧回路を備えた実施例を示す。
図３に示した実施例と比較すればわかるように、この実
施例は、図３に示した実施例におけるＦＰＮ抑圧回路の
帰還系に容量素子（容量値Ｃ3 ）45とスイッチング用ｐ
ＭＯＳトランジスタ46を接続し、容量素子45とｐＭＯＳ
トランジスタ46の接続点の初期電位として基準電圧Ｖ
ref を与えるための、スイッチング用ｐＭＯＳトランジ
スタ47を追加した構成となっている。
12の容量値Ｃ1 ，Ｃ2 の比を変えることにより、ゲイン
を変えることができるという特徴がある。この特徴を生
かすことにより感度切り換えが可能である。図10に感度
切り換え可能なＦＰＮ抑圧回路を備えた実施例を示す。
図３に示した実施例と比較すればわかるように、この実
施例は、図３に示した実施例におけるＦＰＮ抑圧回路の
帰還系に容量素子（容量値Ｃ3 ）45とスイッチング用ｐ
ＭＯＳトランジスタ46を接続し、容量素子45とｐＭＯＳ
トランジスタ46の接続点の初期電位として基準電圧Ｖ
ref を与えるための、スイッチング用ｐＭＯＳトランジ
スタ47を追加した構成となっている。
【００３９】この実施例の動作は、図４のタイミングチ
ャートに示した動作と全く同じに行うことができ、φT
が“Ｌ”の期間にスイッチング用ｐＭＯＳトランジスタ
14，46を駆動するパルスφT1，φT2のいずれか、又は両
者に“Ｌ”を与えればよい。このφT1，φT2のパルスの
組み合わせにより、このＦＰＮ抑圧回路のゲインが次の
ように設定される。 φT1が“Ｌ”、φT2が“Ｈ”のとき、ゲインはＣ1 ／Ｃ
2 φT1が“Ｈ”、φT2が“Ｌ”のとき、ゲインはＣ1 ／Ｃ
3 φT1，φT2の両者が“Ｌ”のとき、ゲインはＣ1 ／（Ｃ
2 ＋Ｃ3 ）
ャートに示した動作と全く同じに行うことができ、φT
が“Ｌ”の期間にスイッチング用ｐＭＯＳトランジスタ
14，46を駆動するパルスφT1，φT2のいずれか、又は両
者に“Ｌ”を与えればよい。このφT1，φT2のパルスの
組み合わせにより、このＦＰＮ抑圧回路のゲインが次の
ように設定される。 φT1が“Ｌ”、φT2が“Ｈ”のとき、ゲインはＣ1 ／Ｃ
2 φT1が“Ｈ”、φT2が“Ｌ”のとき、ゲインはＣ1 ／Ｃ
3 φT1，φT2の両者が“Ｌ”のとき、ゲインはＣ1 ／（Ｃ
2 ＋Ｃ3 ）
【００４０】このように帰還系に容量素子とスイッチン
グ素子を追加することにより、ゲイン切り換えが可能と
なる。図10に示した実施例においては、帰還容量は
Ｃ2 ，Ｃ3 の２種の切り換えであるが、これを増やすこ
とにより、きめ細かなゲイン設定が可能となる。
グ素子を追加することにより、ゲイン切り換えが可能と
なる。図10に示した実施例においては、帰還容量は
Ｃ2 ，Ｃ3 の２種の切り換えであるが、これを増やすこ
とにより、きめ細かなゲイン設定が可能となる。
【００４１】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、増幅型固体撮像素子からなる画素間の
オフセットばらつきに起因するＦＰＮを、僅かなチップ
面積の増加による付加回路で抑圧することができ、且つ
そのＦＰＮの抑圧された信号出力を非破壊的に何回でも
読み出すことが可能な固体撮像装置を実現することがで
きる。
本発明によれば、増幅型固体撮像素子からなる画素間の
オフセットばらつきに起因するＦＰＮを、僅かなチップ
面積の増加による付加回路で抑圧することができ、且つ
そのＦＰＮの抑圧された信号出力を非破壊的に何回でも
読み出すことが可能な固体撮像装置を実現することがで
きる。
【図１】本発明に係る固体撮像装置の実施例の１画素部
分の回路構成を示す図である。
分の回路構成を示す図である。
【図２】図１に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】図１に示した実施例のＦＰＮ抑圧回路をライン
センサに適用した実施例を示す回路構成図である。
センサに適用した実施例を示す回路構成図である。
【図４】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】サンプルホールド機能つきのＦＰＮ抑圧回路を
備えた実施例を示す回路構成図である。
備えた実施例を示す回路構成図である。
【図６】図５に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図７】オペアンプを用いた実施例を示す回路構成図で
ある。
ある。
【図８】画素の加算出力が得られるようにした実施例を
示す回路構成図である。
示す回路構成図である。
【図９】図８に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図10】感度切り換えを可能にした実施例を示す回路構
成図である。
成図である。
【図11】従来のＦＰＮ抑圧回路を備えた固体撮像装置の
構成例を示す図である。
構成例を示す図である。
【図12】図11に示した構成例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図13】従来のＦＰＮ抑圧回路を備えた固体撮像装置の
他の構成例を示す図である。
他の構成例を示す図である。
【図14】図13に示した構成例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ フォトダイオード ２ 増幅用ｎＭＯＳトランジスタ ３ リセット用ｎＭＯＳトランジスタ ４ 読み出し用ｎＭＯＳトランジスタ 10 反転アンプ 12 帰還系容量素子 18 入力ノード 19 出力ノード 21 水平選択トランジスタ 23 信号出力線 31 スイッチング用ｐＭＯＳトランジスタ 32 ホールド用容量素子 40 オペアンプ 41 反転アンプ 42 スイッチング用ｎＭＯＳトランジスタ 43 ホールド用容量 45 帰還系容量素子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】このＦＰＮに対して、従来、チップ上にお
いて、このＦＰＮを抑圧するための回路が種々提案され
ている。図10は、特開昭６４−２３５４号公報、あるい
はIEEE TRANS. ON ED, VOL. 35, NO. 5, MAY, 1988, "A
New Device Architecture Suitable for High-Resolut
ion and High-Performance Image Sensors" に開示され
ているＦＧＡに用いられたＦＰＮ抑圧回路の構成例を示
す図である。図10において、Ｓは単位画素で、２次元状
に配列されたうちの１つを示している。そして２次元状
に配列されたアレイの各列毎に増幅素子のソースライン
（垂直信号線）は共通となっており、各列に対しＦＰＮ
抑圧回路が接続され、その出力側は２本の信号出力線10
1 ，102 に１列おきに接続されている。103 はバイアス
用トランジスタ、104 は容量素子、105 はクランプ用ト
ランジスタ、106 はサンプルホールド用トランジスタ、
107 は容量素子、108 はスイッチングトランジスタ、10
9は水平走査回路である。このような構成において、水
平帰線消去期間（水平ブランキング期間）に選択された
行の光積分を行った後の信号出力と、リセット直後の出
力との差電圧を容量素子107 に蓄え、水平走査期間に、
その容量素子107 に蓄積された電荷を読み出す動作を行
い、ＦＰＮを抑圧している。
いて、このＦＰＮを抑圧するための回路が種々提案され
ている。図10は、特開昭６４−２３５４号公報、あるい
はIEEE TRANS. ON ED, VOL. 35, NO. 5, MAY, 1988, "A
New Device Architecture Suitable for High-Resolut
ion and High-Performance Image Sensors" に開示され
ているＦＧＡに用いられたＦＰＮ抑圧回路の構成例を示
す図である。図10において、Ｓは単位画素で、２次元状
に配列されたうちの１つを示している。そして２次元状
に配列されたアレイの各列毎に増幅素子のソースライン
（垂直信号線）は共通となっており、各列に対しＦＰＮ
抑圧回路が接続され、その出力側は２本の信号出力線10
1 ，102 に１列おきに接続されている。103 はバイアス
用トランジスタ、104 は容量素子、105 はクランプ用ト
ランジスタ、106 はサンプルホールド用トランジスタ、
107 は容量素子、108 はスイッチングトランジスタ、10
9は水平走査回路である。このような構成において、水
平帰線消去期間（水平ブランキング期間）に選択された
行の光積分を行った後の信号出力と、リセット直後の出
力との差電圧を容量素子107 に蓄え、水平走査期間に、
その容量素子107 に蓄積された電荷を読み出す動作を行
い、ＦＰＮを抑圧している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】次に図11のタイミングチャートを参照しな
がら、その動作について説明する。Ｔ1 の期間では、ク
ランプ用トランジスタ105 とサンプルホールド用トラン
ジスタ106 が共にＯＮしており、容量素子107 をリセッ
トすると同時に、ノード111の電位を基準電圧Ｖref に
クランプする。このとき容量素子104 の他端（ノード11
0 ）にはオフセット電圧ＶO を含む信号出力が現れてお
り、容量素子104 に、（ＶPS＋ＶO −Ｖref ）・ＣO の
電荷が蓄積される。ここでＶPSは積分により変化した電
圧である。次に期間Ｔ2 でクランプ用トランジスタ105
をＯＦＦさせると同時に、選択されている行の全画素に
対してリセットを行う。またこのときサンプルホールド
用トランジスタ106 もＯＦＦしておく。その後期間Ｔ3
では、ノード110 に、各画素はリセット直後なので、信
号成分を含まないオフセット電圧Ｖo のみが現れる。こ
の状態でサンプルホールド用トランジスタ106 をＯＮす
ると、容量素子107 には次式（１）で示すオフセットを
含まない電圧Ｖ′が蓄積される。 Ｖ′＝ＣO ／（ＣL ＋ＣO ）・（Ｖref −ＶPS）・・・・（１）
がら、その動作について説明する。Ｔ1 の期間では、ク
ランプ用トランジスタ105 とサンプルホールド用トラン
ジスタ106 が共にＯＮしており、容量素子107 をリセッ
トすると同時に、ノード111の電位を基準電圧Ｖref に
クランプする。このとき容量素子104 の他端（ノード11
0 ）にはオフセット電圧ＶO を含む信号出力が現れてお
り、容量素子104 に、（ＶPS＋ＶO −Ｖref ）・ＣO の
電荷が蓄積される。ここでＶPSは積分により変化した電
圧である。次に期間Ｔ2 でクランプ用トランジスタ105
をＯＦＦさせると同時に、選択されている行の全画素に
対してリセットを行う。またこのときサンプルホールド
用トランジスタ106 もＯＦＦしておく。その後期間Ｔ3
では、ノード110 に、各画素はリセット直後なので、信
号成分を含まないオフセット電圧Ｖo のみが現れる。こ
の状態でサンプルホールド用トランジスタ106 をＯＮす
ると、容量素子107 には次式（１）で示すオフセットを
含まない電圧Ｖ′が蓄積される。 Ｖ′＝ＣO ／（ＣL ＋ＣO ）・（Ｖref −ＶPS）・・・・（１）
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】また、図12は特開昭６３−８６４７１号公
報で開示されているＢＡＳＩＳに適用されたＦＰＮ抑圧
回路の構成例を示す図である。このＦＰＮ抑圧回路はＦ
ＧＡの場合と同様に一画素Ｓについてのみ図示してお
り、図12に示す抑圧回路は各列の垂直信号線毎に設けら
れ、その出力側が信号出力線201 ，202 に共通に接続さ
れている。
報で開示されているＢＡＳＩＳに適用されたＦＰＮ抑圧
回路の構成例を示す図である。このＦＰＮ抑圧回路はＦ
ＧＡの場合と同様に一画素Ｓについてのみ図示してお
り、図12に示す抑圧回路は各列の垂直信号線毎に設けら
れ、その出力側が信号出力線201 ，202 に共通に接続さ
れている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】次にこのＦＰＮ抑圧回路の動作を、図13に
示したタイミングチャートに基づいて説明する。期間Ｔ
1 では容量Ｃt1，Ｃt2のリセットを行っている。期間Ｔ
2 では画素Ｓの読み出しを行い、容量Ｃt1にオフセット
電圧ＶO を含む信号電圧を蓄積する。光積分により変化
した電圧をＶPSとすると、容量Ｃt1には次式（３）で示
す電圧Ｖt1が蓄積される。 Ｖt1＝ＶPS＋ＶO ・・・・（３）
示したタイミングチャートに基づいて説明する。期間Ｔ
1 では容量Ｃt1，Ｃt2のリセットを行っている。期間Ｔ
2 では画素Ｓの読み出しを行い、容量Ｃt1にオフセット
電圧ＶO を含む信号電圧を蓄積する。光積分により変化
した電圧をＶPSとすると、容量Ｃt1には次式（３）で示
す電圧Ｖt1が蓄積される。 Ｖt1＝ＶPS＋ＶO ・・・・（３）
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】図３に示した実施例に、この加算出力を得
る構成を適用した実施例を図７に示し、図３に示した実
施例と同一又は対応する部材には同一符号を付して示し
ている。図３に示した実施例と異なる点は、出力をＧＮ
Ｄ基準で正の方向にとるため、反転アンプ41を追加し
て、これに合わせてＦＰＮ抑圧回路をｎＭＯＳトランジ
スタによるソース接地型増幅回路とした点と、一番大き
な特徴は、出力電圧ＶOUT をサンプリングするためのス
イッチング用ｎＭＯＳトランジスタ42とホールド容量素
子43を追加し、デコーダ44により選択用ｎＭＯＳトラン
ジスタ21をスイッチングするように構成した点である。
る構成を適用した実施例を図７に示し、図３に示した実
施例と同一又は対応する部材には同一符号を付して示し
ている。図３に示した実施例と異なる点は、出力をＧＮ
Ｄ基準で正の方向にとるため、反転アンプ41を追加し
て、これに合わせてＦＰＮ抑圧回路をｎＭＯＳトランジ
スタによるソース接地型増幅回路とした点と、一番大き
な特徴は、出力電圧ＶOUT をサンプリングするためのス
イッチング用ｎＭＯＳトランジスタ42とホールド容量素
子43を追加し、デコーダ44により選択用ｎＭＯＳトラン
ジスタ21をスイッチングするように構成した点である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】図８に、この実施例の動作を説明するため
のタイミングチャートを示す。ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタが入れ代わっているため、各駆動
パルスφRC，φT ，φSHは、図６に示したタイミングチ
ャートに示したものの反転したものとなっているが、φ
R を含めてそれぞれのスイッチング用のＭＯＳトランジ
スタの動作は全く同じである。異なる点は、期間Ｔ4 に
おいて、φTCにより駆動されるｎＭＯＳトランジスタ42
を介してホールド容量素子43に信号電圧を蓄積した後
に、読み出すようにした点である。このφTCによるサン
プルホールドは各画素同時刻に行う。各画素の信号電圧
をホールド容量素子43に蓄積し、その後デコーダ44によ
り選択用ｎＭＯＳトランジスタ21をＯＮして、ホールド
容量素子43に蓄積された電荷を読み出す。このとき、デ
コーダ44により複数画素分の選択用ｎＭＯＳトランジス
タ21をＯＮして読み出すことにより、画素加算出力が得
られる。
のタイミングチャートを示す。ｎＭＯＳトランジスタと
ｐＭＯＳトランジスタが入れ代わっているため、各駆動
パルスφRC，φT ，φSHは、図６に示したタイミングチ
ャートに示したものの反転したものとなっているが、φ
R を含めてそれぞれのスイッチング用のＭＯＳトランジ
スタの動作は全く同じである。異なる点は、期間Ｔ4 に
おいて、φTCにより駆動されるｎＭＯＳトランジスタ42
を介してホールド容量素子43に信号電圧を蓄積した後
に、読み出すようにした点である。このφTCによるサン
プルホールドは各画素同時刻に行う。各画素の信号電圧
をホールド容量素子43に蓄積し、その後デコーダ44によ
り選択用ｎＭＯＳトランジスタ21をＯＮして、ホールド
容量素子43に蓄積された電荷を読み出す。このとき、デ
コーダ44により複数画素分の選択用ｎＭＯＳトランジス
タ21をＯＮして読み出すことにより、画素加算出力が得
られる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】また図８に示すように、出力電圧ＶOUT は
Ｔ4 の期間ずっと保持され続けるため、φTCを複数回Ｏ
Ｎさせ、何度も読み出すことが可能である。したがっ
て、１画素ずつ読み出した後、Ｓ／Ｎが不足する場合
は、２画素ずつ加算しながら読み出す等の非破壊読み出
しを利用した使用方法も可能である。
Ｔ4 の期間ずっと保持され続けるため、φTCを複数回Ｏ
Ｎさせ、何度も読み出すことが可能である。したがっ
て、１画素ずつ読み出した後、Ｓ／Ｎが不足する場合
は、２画素ずつ加算しながら読み出す等の非破壊読み出
しを利用した使用方法も可能である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】更に上記ＦＰＮ抑圧回路は、容量素子11，
12の容量値Ｃ1 ，Ｃ2 の比を変えることにより、ゲイン
を変えることができるという特徴がある。この特徴を生
かすことにより感度切り換えが可能である。図９に感度
切り換え可能なＦＰＮ抑圧回路を備えた実施例を示す。
図３に示した実施例と比較すればわかるように、この実
施例は、図３に示した実施例におけるＦＰＮ抑圧回路の
帰還系に容量素子（容量値Ｃ3 ）45とスイッチング用ｐ
ＭＯＳトランジスタ46を接続し、容量素子45とｐＭＯＳ
トランジスタ46の接続点の初期電位として基準電圧Ｖ
ref を与えるための、スイッチング用ｐＭＯＳトランジ
スタ47を追加した構成となっている。
12の容量値Ｃ1 ，Ｃ2 の比を変えることにより、ゲイン
を変えることができるという特徴がある。この特徴を生
かすことにより感度切り換えが可能である。図９に感度
切り換え可能なＦＰＮ抑圧回路を備えた実施例を示す。
図３に示した実施例と比較すればわかるように、この実
施例は、図３に示した実施例におけるＦＰＮ抑圧回路の
帰還系に容量素子（容量値Ｃ3 ）45とスイッチング用ｐ
ＭＯＳトランジスタ46を接続し、容量素子45とｐＭＯＳ
トランジスタ46の接続点の初期電位として基準電圧Ｖ
ref を与えるための、スイッチング用ｐＭＯＳトランジ
スタ47を追加した構成となっている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】このように帰還系に容量素子とスイッチン
グ素子を追加することにより、ゲイン切り換えが可能と
なる。図９に示した実施例においては、帰還容量は
Ｃ2 ，Ｃ3 の２種の切り換えであるが、これを増やすこ
とにより、きめ細かなゲイン設定が可能となる。
グ素子を追加することにより、ゲイン切り換えが可能と
なる。図９に示した実施例においては、帰還容量は
Ｃ2 ，Ｃ3 の２種の切り換えであるが、これを増やすこ
とにより、きめ細かなゲイン設定が可能となる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の実施例の１画素部
分の回路構成を示す図である。
分の回路構成を示す図である。
【図２】図１に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図３】図１に示した実施例のＦＰＮ抑圧回路をライン
センサに適用した実施例を示す回路構成図である。
センサに適用した実施例を示す回路構成図である。
【図４】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】サンプルホールド機能つきのＦＰＮ抑圧回路を
備えた実施例を示す回路構成図である。
備えた実施例を示す回路構成図である。
【図６】図５に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図７】画素の加算出力が得られるようにした実施例を
示す回路構成図である。
示す回路構成図である。
【図８】図７に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図９】感度切り換えを可能にした実施例を示す回路構
成図である。
成図である。
【図10】従来のＦＰＮ抑圧回路を備えた固体撮像装置の
構成例を示す図である。
構成例を示す図である。
【図11】図10に示した構成例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図12】従来のＦＰＮ抑圧回路を備えた固体撮像装置の
他の構成例を示す図である。
他の構成例を示す図である。
【図13】図12に示した構成例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【符号の説明】 １ フォトダイオード ２ 増幅用ｎＭＯＳトランジスタ ３ リセット用ｎＭＯＳトランジスタ ４ 読み出し用ｎＭＯＳトランジスタ 10 反転アンプ 12 帰還系容量素子 18 入力ノード 19 出力ノード 21 水平選択トランジスタ 23 信号出力線 31 スイッチング用ｐＭＯＳトランジスタ 32 ホールド用容量素子 40 オペアンプ 41 反転アンプ 42 スイッチング用ｎＭＯＳトランジスタ 43 ホールド用容量 45 帰還系容量素子
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図６】
【図１０】
【図５】
【図７】
【図８】
【図９】
【図１１】
【図１２】
【図１３】
Claims (8)
- 【請求項１】 増幅型固体撮像素子からなる画素と、該
画素に対して、反転型増幅回路と、画素の出力と反転型
増幅回路の入力の間に直列に接続された第１の容量素子
と、反転型増幅回路の入力に初期電圧を与えるための第
１のスイッチング素子と、反転型増幅回路の入力に一端
が接続された第２の容量素子と、該第２の容量素子の他
端と反転型増幅回路の出力の間に接続された第２のスイ
ッチング素子と、第２の容量素子と第２のスイッチング
素子の接続点と基準電圧源との間に接続された第３のス
イッチング素子とで構成された固定パターン雑音抑圧基
本セルを備え、増幅型固体撮像素子からなる画素のオフ
セット電圧のばらつきに起因する固定パターン雑音を抑
圧するように構成したことを特徴とする固体撮像装置。 - 【請求項２】 前記反転型増幅回路を、ソース接地型増
幅回路で構成したことを特徴とする請求項１記載の固体
撮像装置。 - 【請求項３】 前記反転型増幅回路内に、サンプルホー
ルド回路を設けたことを特徴とする請求項１又は２記載
の固体撮像装置。 - 【請求項４】 前記サンプルホールド回路は、前記反転
型増幅回路の出力に接続された第４のスイッチング素子
と、出力電圧をホールドするための第３の容量素子と、
該第３の容量素子と出力信号線との間に接続された第５
のスイッチング素子とで構成されていることを特徴とす
る請求項３記載の固体撮像装置。 - 【請求項５】 前記第５のスイッチング素子を複数画素
分導通状態にできるように構成し、複数画素の加算出力
を得られるようにしたことを特徴とする請求項４記載の
固体撮像装置。 - 【請求項６】 増幅型固体撮像素子からなる画素と、該
画素に対して、反転型増幅回路と、画素の出力と反転型
増幅回路の入力の間に直列に接続された第１の容量素子
と、反転型増幅回路の入力に初期電圧を与えるための第
１のスイッチング素子と、反転型増幅回路の入力に一端
が接続された第２の容量素子と、該第２の容量素子の他
端と反転型増幅回路の出力の間に接続された第２のスイ
ッチング素子と、第２の容量素子と第２のスイッチング
素子の接続点と基準電圧源との間に接続された第３のス
イッチング素子と、反転型増幅回路の入力に一端が接続
された第４の容量素子と、該第４の容量素子の他端と反
転型増幅回路の出力との間に接続された第６のスイッチ
ング素子と、第４の容量素子と第６のスイッチング素子
の接続点と基準電圧源との間に接続された第７のスイッ
チング素子とで構成された固定パターン雑音抑圧基本セ
ルを備え、増幅型固体撮像素子からなる画素のオフセッ
ト電圧のばらつきに起因する固定パターン雑音を抑圧す
ると共に、出力ゲインを制御できるように構成したこと
を特徴とする固体撮像装置。 - 【請求項７】 増幅型固体撮像素子からなる画素を２次
元状に配列して画素アレイを構成し、該画素アレイの各
列毎に、反転型増幅回路と、画素の出力と反転型増幅回
路の入力の間に直列に接続された第１の容量素子と、反
転型増幅回路の入力に初期電圧を与えるための第１のス
イッチング素子と、反転型増幅回路の入力に一端が接続
された第２の容量素子と、該第２の容量素子の他端と反
転型増幅回路の出力の間に接続された第２のスイッチン
グ素子と、第２の容量素子と第２のスイッチング素子の
接続点と基準電圧源との間に接続された第３のスイッチ
ング素子とで構成された固定パターン雑音抑圧基本セル
を設け、前記第１及び第３のスイッチング素子をＯＮ、
第２のスイッチング素子をＯＦＦとした状態で、選択さ
れた行の画素の信号出力を読み出し、その後、第１及び
第３のスイッチング素子をＯＦＦ、第２のスイッチング
素子をＯＮとして、選択された行の画素に蓄積された電
荷のリセットを行った後、その基本セルの出力電圧を読
み出すことにより固定パターン雑音を抑圧することを特
徴とする固体撮像装置の駆動方式。 - 【請求項８】 増幅型固体撮像素子からなる画素を２次
元状に配列して画素アレイを構成し、該画素アレイの全
画素に対して、反転型増幅回路と、画素の出力と反転型
増幅回路の入力の間に直列に接続された第１の容量素子
と、反転型増幅回路の入力に初期電圧を与えるための第
１のスイッチング素子と、反転型増幅回路の入力に一端
が接続された第２の容量素子と、該第２の容量素子の他
端と反転型増幅回路の出力の間に接続された第２のスイ
ッチング素子と、第２の容量素子と第２のスイッチング
素子の接続点と基準電圧源との間に接続された第３のス
イッチング素子とで構成された固定パターン雑音抑圧基
本セルを設け、前記第１及び第３のスイッチング素子を
ＯＮ、第２のスイッチング素子をＯＦＦとした状態で、
画素のリセットを行い、その後、第１及び第３のスイッ
チング素子をＯＦＦ、第２のスイッチング素子をＯＮと
して、画素の積分を行い、一定時間経過後その基本セル
の出力電圧を読み出すことにより固定パターン雑音を抑
圧することを特徴とする固体撮像装置の駆動方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP4036923A JP2965777B2 (ja) | 1992-01-29 | 1992-01-29 | 固体撮像装置 |
| US08/001,656 US5296696A (en) | 1992-01-29 | 1993-01-07 | Solid state image pickup apparatus and driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP4036923A JP2965777B2 (ja) | 1992-01-29 | 1992-01-29 | 固体撮像装置 |
Publications (2)
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| JPH05207220A true JPH05207220A (ja) | 1993-08-13 |
| JP2965777B2 JP2965777B2 (ja) | 1999-10-18 |
Family
ID=12483284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4036923A Expired - Lifetime JP2965777B2 (ja) | 1992-01-29 | 1992-01-29 | 固体撮像装置 |
Country Status (2)
| Country | Link |
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| CN113395464B (zh) * | 2020-03-11 | 2023-12-01 | 天马日本株式会社 | 图像传感器及其控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5296696A (en) | 1994-03-22 |
| JP2965777B2 (ja) | 1999-10-18 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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