JPH0520781B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はLSI化した汎用のバス制御回路に係
り、特に汎用の８ビツトまたは16ビツトのマイク
ロプロセツサ（MPU）を用いたシステムにおけ
るバス（内部バス）および他MPUシステムと接
続するバス（外部バス）の両バスを当該MPUの
指令に基づき制御するLSI化バス制御回路に関す
る。

（従来の技術） 周知のように、各種の技術分野で種々の用途に
使用されているMPUは通常８ビツトタイプある
いは16ビツトタイプであることが多い。８ビツト
タイプでは例えばZ80系や8085系が、16ビツトタ
イプでは例えば68000系や8086系がそれぞれ良く
知られているが、これらのバス構成はそれぞれ異
なる。即ちZ80系は専有バスタイプであつて、デ
ータバス（８ビツト）とアドレスバス（16ビツ
ト）がそれぞれ独立に存在する。一方、8085系は
共有バスタイプであつて、アドレスデータ共用バ
ス（８ビツト）とアドレスバス（８ビツト）とか
らなる。また、68000系は専有バスタイプであつ
て、データバス（16ビツト）とアドレスバス（24
ビツト）がそれぞれ独立に存在する。一方、8086
系は共有バスタイプであつて、アドレスデータ共
用バス（16ビツト）とアドレスバス（４ビツト）
とからなり、しかもアドレスビツト数は20ビツト
である。

従つて、Z80系や68000系でのバス制御はデー
タ信号とアドレス信号の並列的な受け渡しに専念
すれば良いことになるが、8085系や8086系でのバ
ス制御では共用バスのアドレス信号とデータ信号
の振り分けを行う必要がある。また、68000系と
8086系のように、MPUによつて扱うビツト幅も
異なることがある。つまり、バス制御回路は
MPUごとに異なる構成となるので、従来では、
個別の各種汎用論理回路（IC：集積回路）の組
合わせによつてMPUごとに専用に構成していた。

（発明が解決しようとする課題） しかしながら、前述した従来のバス制御回路に
あつては、次のような種々の問題がある。

まず、個別部品間をアドレスバスやデータバス
が通るので、高密度実装が困難である。そこで、
従来では、多層基板を使用して省スペース化を図
つているが、個別部品を使用する以上限界があ
る。また、多段にゲート回路が組合わされるの
で、プリント基板上の配線ルートが長くなり、ア
ドレス信号やデータ信号に遅延が生ずる。

また、MPUシステムでは、MPUの支配下にあ
るメモリやＩ／Ｏ等、内部バスに接続される周辺
デバイスのうちの特定のデバイスを選択するため
のアドレスデコーダ、外部バスに接続される装置
のうちの特定の装置を選択するためのアドレスデ
コーダ、外部バスに接続される装置に対しその動
作内容等を指示するためにMPUが外部データバ
スに出力するデータ信号を解釈してそれを対応す
る装置に通知する特殊割込要求信号を発生するデ
ータデコーダ、等、バス制御に付随する各種回路
をバス制御回路とは別に備える場合がある。その
場合、これらの各種回路で必要とするアドレス信
号やデータ信号はバス制御回路から各回路へ引き
回したアドレスバスやデータバスから供給するこ
とになるので、システム規模が大きくなる程アド
レス信号やデータ信号の前記遅延の問題が一層顕
著に現れる。

加えて、バス制御回路およびそれに付随する各
種回路をMPUシステムごとに設計する従来方式
では、開発設計に多大な時間と労力を要し原価の
低減を困難にしている。

本発明は、このような従来の問題に鑑みなされ
たもので、その目的は、８ビツトまたは16ビツト
のMPUならば任意のMPUに対応してバス制御が
なし得、かつそのバス制御に付随した各種回路を
内蔵した汎用のLSI化バス制御回路を提供するこ
とにある。

（課題を解決するための手段） 前記目的を達成するために、本発明のLSI化バ
ス制御回路は次の如き構成を有する。

即ち、本発明のLSI化バス制御回路は、８ビツ
トまたは16ビツトのマイクロプロセツサ（MPU）
とこのMPUから直接的制御を受けるメモリや
Ｉ／Ｏ（入出力装置）とを接続する内部バスおよ
び前記MPUと他MPUシステムとを接続する外部
バスを当該MPUの指令に基づき制御するLSI化
バス制御回路であつて；このLSI化バス制御回路
は、MPUのアドレスバスに接続されるアドレス
専用入力端子と；MPUのデータバスとアドレス
データ共用バスとのいずれか一方に接続されるア
ドレスデータ共通入出力端子と；MPUのバスサ
イクルに応じて生成されるタイミング信号および
方向制御信号が印加される制御信号入力端子と；
MPUが出力する周辺デバイス選択信号が印加さ
れる選択信号入力端子と；２本のモード切換信号
を受けて２種の異なる８ビツトMPUに対応する
２種の動作モードと２種の異なる16ビツトMPU
に対応する２種の動作モードそれぞれの設定が行
えるモード切換端子と；内部バスのＩ／Ｏ用デー
タバスに接続される第１の内部バスデータ入出力
端子と；内部バスのメモリ用データバスに接続さ
れる第２の内部バスデータ入出力端子と；当該制
御回路内のシステムアドレスバスと内部バスのア
ドレスバスとを接続する内部バスアドレス出力端
子と；外部バスの上位アドレスバスまたは下位ア
ドレスバスに接続される外部バスアドレス出力端
子と；外部バスの上位データバスまたは下位デー
タバスに接続される外部バスデータ入出力端子
と；前記アドレス専用入力端子数と同数からなり
チツプセレクト信号の出力と、外部バスの最上位
アドレスバスのアドレス信号の出力および外部バ
スの下位データバスのデータ信号の入出力とのい
ずれか一方が行われる共用入出力端子と；外部バ
スに接続されている装置に対する選択信号の出力
端子と；外部バスに接続されている装置に対する
特殊割込要求信号の出力端子と；誤動作エラー信
号の出力端子と；メモリエラー信号の出力端子
と；冗長ワードメモリ用の冗長ワードデータ入出
力端子と；を備えるとともに、前記アドレス専用
入力端子とアドレスデータ共通入出力端子とに接
続され前記４種の動作モードにおけるMPUのア
ドレスバス、データバス、アドレスデータ当該制
御回路内のシステムアドレスバス、システムデー
タバス相互間の切換接続を前記タイミング信号お
よび方向制御信号に応答して行うMPUインター
フエース部と；前記MPUインターフエース部が
出力するアドレス信号を保持しそれをシステムア
ドレスバスに出力するアドレスラツチ回路と；前
記アドレスラツチ回路の出力をデコードし前記チ
ツプセレクト信号を出力することを前記周辺デバ
イス選択信号に応答して行う第１のアドレスデコ
ーダと；前記誤動作エラー信号を発生すべく前記
第１のアドレスデコーダの出力状態を監視する誤
動作監視回路と；システムデータバスと前記第１
の内部バスデータ入出力端子間に介在し前記タイ
ミング信号および方向制御信号に応答してデータ
信号の受渡制御を行う第１の入出力バツフアと；
システムデータバスと前記外部バスデータ入出力
端子間に介在し前記タイミング信号および方向制
御信号に応答してデータ信号の受渡制御を行う第
２の入出力バツフアと；システムデータバスと前
記共用入出力端子間に介在し前記タイミング信号
および方向制御信号に応答してシステムデータバ
スと外部バスの前記下位データバス間でのデータ
信号の受渡制御を行う第３の入出力バツフアと；
前記アドレスラツチ回路の出力を前記外部バスア
ドレス出力端子へ転送する制御を前記タイミング
信号に応答して行う出力バツフアと；前記出力バ
ツフアの出力をデコードし出力許可信号を発生す
るとともに、外部バスに接続されている装置に対
する前記選択信号を発生する第２のアドレスデコ
ーダと；外部バスのデータバスのデータ信号をデ
コードし前記特殊割込要求信号を前記出力許可信
号に応答して発生するデータデコーダと；システ
ムデータバスのデータ信号を前記タイミング信号
に応答して保持出力するデータラツチ回路と；前
記アドレスラツチ回路の出力と前記データラツチ
回路の出力とのいずれか一方を前記タイミング信
号に応答して選択し外部バスの前記最上位アドレ
スバスまたは前記上位アドレスに出力するアドレ
ス信号を形成するセレクタと；システムデータバ
スから前記第２の内部バスデータ入出力端子へ転
送されるデータ信号に基づき冗長ワードデータ信
号を発生しそれを前記冗長ワードデータ入出力端
子を介して冗長ワードメモリに格納させるととも
に、第２の内部バスデータ入出力端子から入力し
たデータ信号に基づき冗長ワードデータ信号を発
生する冗長ワード発生器と；前記冗長ワード発生
器が第２の内部バスデータ入出力端子から入力し
たデータ信号に基づき発生した冗長ワードデータ
信号と冗長ワードメモリから読出した冗長ワード
データ信号との一致不一致を比較してエラー検出
を行う比較器と；前記比較器の出力を受けてビツ
ト反転指示信号と前記メモリエラー信号を発生す
るデコーダと；前記第２の内部バスデータ入出力
端子から入力したデータ信号について前記ビツト
反転指示信号に基づいた訂正処理をしそれをシス
テムデータバスへ転送出力するメモリエラー訂正
回路と；を備えていることを特徴とするものであ
る。

（作用） 前記の如く構成される本発明のLSI化バス制御
回路の作用を説明する。

モード切換端子では、８ビツトMPUの場合と
16ビツトMPUの場合に専有バスタイプか共有バ
スタイプかによつて４種の動作モードを設定す
る。これによつて、MPUインターフエース部で
はMPUのタイプに応じたインターフエース動作
を行う。

さらに、以上の４種の動作モードにおいて、メ
モリエラーの検出訂正、誤動作監視、外部バスに
接続される装置の選択および特殊割込要求信号の
出力がそれぞれ行われる。

斯くして、本発明のLSI化バス制御回路によれ
ば、８ビツトまたは16ビツトのMPUならば任意
のMPUに対応して容易にバス制御を行うことが
でき、またそのバス制御に付随した各種動作を行
うことができる。

（実施例） 以下、本発明の実施例を図面を参照して説明す
る。

第１図は本発明の一実施例に係るLSI化バス制
御回路を示す。なお、端子配列は図示省略した
が、重要な端子として次のものがある。

即ち、MPUのアドレスバスに接続されるアド
レス専用入力端子と、MPUのデータバスとアド
レスデータ共用バスとのいずれか一方に接続され
るアドレスデータ共通入出力端子と、MPUのバ
スサイクルに応じて生成されるタイミング信号お
よび方向制御信号が印加される制御信号入力端子
と、MPUが出力する選択指令信号やUBE（上位
バイトイネーブル）等、周位デバイス（メモリ、
Ｉ／Ｏ）の選択信号が印加される選択信号入力端
子と、２本のモード切換信号（以下、「動作モー
ド信号」）を受けてその信号レベルの高レベルと
低レベルの組合わせによつて単独使用による２種
の動作モードと２個並列使用による２種の動作モ
ードそれぞれの設定が行えるモード切換端子と、
内部バスのＩ／Ｏ用データバスに接続される第１
の内部バスデータ入出力端子と、内部バスのメモ
リ用データバスに接続される第２の内部バスデー
タ入出力端子と、当該制御回路内のシステムアド
レスバスａと内部バスのアドレスバスとを接続す
る内部バスアドレス出力端子と、外部バスの上位
アドレスバスまたは下位アドレスバスに接続され
る外部バスアドレス出力端子と、外部バスの上位
データバスまたは下位データバスに接続される外
部バスデータ入出力端子と、前記アドレス専用入
力端子数と同数からなりチツプセレクト信号の出
力と、外部バスの最上位アドレスバスのアドレス
信号の出力および外部バスの下位データバスのデ
ータ信号の入出力とのいずれか一方が行われる共
用入出力端子と、外部バスに接続されている装置
に対する選択信号の出力端子と、外部バスに接続
されている装置に対する特殊割込要求信号の出力
端子と、誤動作エラー信号の出力端子と、メモリ
エラー信号の出力端子と、冗長ワードメモリ用の
冗長ワードデータ入出力端子とを基本的に備えて
いる。また、端子数は次のようになつている。ア
ドレス専用入力端子は16本、アドレスデータ共通
入出力端子は８本、内部バスアドレス出力端子は
16本、第１および第２の内部バスデータ入出力端
子はそれぞれ８本、共用入出力端子は16本、外部
バスアドレス出力端子および外部バスデータ入出
力端子はそれぞれ８本である。

第１図において、MPUインターフエース部１
にはアドレス専用入力端子とアドレスデータ共通
入出力端子が接続される。MPUインターフエー
ス部１が出力するアドレス信号はアドレスラツチ
回路２を介してシステムアドレスバスａへ送出さ
れる。このシステムアドレスバスａにはアドレス
デコーダ３、セレクタ４および出力バツフア５が
それぞれ接続される。

アドレスデコーダ３の出力は誤動作監視回路６
と切換回路（第２図）の入力となる。セレクタ４
の出力は切換回路の入力となるとともに、外部バ
スアドレス出力端子へのラインに接続される。ま
た、出力バツフア５の出力はアドレスデコーダ７
の入力となるとともに、外部バスアドレス出力端
子へのラインに接続される。

システムデータバスｂにはMPUインターフエ
ース部１、データラツチ回路８、入出力バツフア
９，１０，１１の一方の入出力端がそれぞれ接続
される。データラツチ回路８の出力はセレクタ４
の他方の入力となつている。入出力バツフア９の
他方の入出力端と外部バスデータ入出力端子間の
ライン上の外部バスデータ信号はデータデコーダ
１２の入力となつている。入出力バツフア１０の
他方の入出力端は切換回路に、入出力バツフア１
１の他方の入出力端は第１の内部バスデータ入出
力端子にそれぞれ接続される。

また、システムデータバスｂには、データラツ
チ回路１３の入力端とメモリエラー訂正回路１４
の出力端が接続される。メモリエラー訂正回路１
４の入力側にはデータラツチ回路１５が設けられ
る。データラツチ回路１３の出力端と同１５の入
力端と冗長ワード発生器１６の入力端は共通のデ
ータバスを介して第２の内部バスデータ入出力端
子に接続される。冗長ワード発生器１６の一方の
出力は比較器１７の一方の入力となり、他方の出
力は冗長ワードバツフア１８の入力となる。冗長
ワードバツフア１８の出力端と冗長ワードラツチ
回路１９の入力端は共通して冗長ワードデータ入
出力端子に接続され、冗長ワードラツチ回路１９
の出力は比較器１７の他方の入力となる。比較器
１７の出力はデコーダ２０の入力となる。

次に、第２図に示す切換回路は、ピン数削減の
趣旨から設けたもので、例えば２個のセレクタ２
１，２２と出力バツフア２３と入出力バツフア２
４とからなる。

メモリ・Ｉ／Ｏのチツプセレクト信号は16ビツ
トからなり、またセレクタ４の出力である外部バ
ス最上位アドレス信号と入出力バツフア１０の入
出力信号である外部バス下位データ信号はそれぞ
れ８ビツトからなる。そこで、チツプセレクト信
号を２分し、８ビツトのＩ／Ｏチツプセレクト信
号と外部バス最上位アドレス信号をセレクタ２１
の入力とし、８ビツトのメモリチツプセレクト信
号と入出力バツフア１０の入出力信号をセレクタ
２２の入力とする。そして、本実施例のLSI化バ
ス制御回路（以下、単に「LSI」と言う）は第３
図に示す４種の態様で使用されるが、第３図ｃ，
ｄの如く２個並列使用する場合、チツプセレクト
信号はいずれか一方のLSIから取り出せば良い。
そこで、共通入出力端子は、第３図ａ，ｂの場合
および第３図ｃ，ｄにおける下位LSIではチツプ
セレクト信号の出力端子として用い、第３図ｃ，
ｄにおける上位LSIでは外部バス最上位アドレス
信号の出力と外部バス下位データ信号の入出力と
を行う端子として用いる。この切換はモード切換
端子からの動作モード信号によつて行われる。

次に、第３図を参照して４種の動作モードを説
明する。第３図ａはZ80系の８ビツト専有バスタ
イプのMPU３１ａとのインターフエース例であ
る。MPU３１ａのアドレスバス（16ビツト）は
アドレス専用入力端子に、データバス（８ビツ
ト）はアドレスデータ共通入出力端子にそれぞれ
接続される。MPUインターフエース部１はモー
ド切換端子からの動作モード信号が例えば（０，
０）であることによつてその動作モードを知り、
制御信号入力端子からのタイミング信号および方
向制御信号に応答して、MPUのバスと内部のシ
ステムバス間でアドレス信号（16ビツト）とデー
タ信号（８ビツト）の並列的な受け渡し制御を行
う。

第３図ｂは8085系の８ビツト共有バスタイプの
MPU31bとのインターフエース例である。MPU
３１ｂのアドレスバス（８ビツト）はアドレス専
用入力端子に、アドレスデータ共用バス（８ビツ
ト）はアドレスデータ共通入出力端子にそれぞれ
接続される。MPUインターフエース部１はモー
ド切換端子からの動作モード信号が例えば（１，
１）であることによつてその動作モードを知り、
制御信号入力端子からのタイミング信号および方
向制御信号に応答してアドレス信号とデータ信号
の振り分け制御を行う。

なお、第３図ａ，ｂの動作モードでは、データ
ラツチ回路８と入出力バツフア１０は不使用であ
る。システムアドレスバスａの上位アドレス信号
（８ビツト）はセレクタ４を介して外部バスアド
レス出力端子へ外部バス上位アドレス信号として
出力される。一方、システムアドレスバスａの下
位アドレス信号は出力バツフア５を介して外部バ
スアドレス出力端子へ外部バス下位アドレス信号
として出力される。メモリ・Ｉ／Ｏチツプセレク
ト信号は共用入出力端子から出力されることは前
述した通りである。

第３図ｃは68000系の16ビツト専有バスタイプ
のMPU３１ｃとのインターフエース例である。
MPU３１ｃはアドレスバスが24ビツト、データ
バスが16ビツトであるので、これを２分し、２個
のLSIで対応する。即ちMPU３１ｃの最上位・
上位アドレスバス（16ビツト）および上位データ
バス（８ビツト）は上位LSIで、下位アドレスバ
ス（８ビツト）および下位データバス（８ビツ
ト）は下位LSIでそれぞれ受け持つ。

動作モード信号は上位LSIでは例えば（０，
１）であり、下位LSIでは例えば（０，０）であ
る。これにより両LSIにおけるMPUインターフ
エース部１は前記第３図ａと同様の動作を行う。

第３図ｄは8085系の16ビツト共有バスタイプの
MPU３１ｄとのインターフエース例である。
MPU３１ｄは４ビツトのアドレスバスと16ビツ
トのアドレスデータ共有バスを有するが、アドレ
スバスは不使用とし、アドレスデータ共有バスを
上位（８ビツト）と下位（８ビツト）に２分す
る。動作モード信号は上位LSIでは例えば（１，
０）であり、下位LSIでは例えば（１，１）であ
る。これにより両LSIにおけるMPUインターフ
エース部１は前記第３図ｂと同様の動作を行う。
アドレス専用入力端子が不使用である点が異なる
が、不使用端子はそれなりの処理が施されるのが
通例であるから、支障はない。上位LSIのシステ
ムアドレスバスの16ビツトはアドレスデータ上位
共用バスのアドレス信号（８ビツト）とデータ信
号（８ビツト）とから形成される。

なお、第３図ｃ，ｄの動作モードにおいて、上
位LSIではセレクタ４の出力が外部バス最上位ア
ドレス信号、出力バツフア５の出力が外部バス上
位アドレス信号となり、入出力バツフア９が入出
力する外部バスデータ信号は外部バス上位データ
信号となる。また、入出力バツフア１０が前記の
如く切換回路と入出力する信号は外部バス下位デ
ータ信号となる。これはシステムによつては必要
となることがあることがあり、下位LSIの入出力
バツフア９が入出力する外部バス下位データ信号
と共に外部バスの下位データバスに送出等され
る。そして、下位LSIでは出力バツフア５の出力
が外部バス下位アドレス信号を与える。

ここで、第３図ｃ，ｄにおける上位LSIにおい
て、第３図ｃではセレクタ４はシステムアドレス
バスａの上位アドレス信号を選択し、第３図ｄで
はセレクタ４はデータラツチ回路８の出力を選択
する。第３図ｄでは、MPU３１ｄのアドレスバ
スを使用しないことによる処置である。

次に、残余の回路要素について説明する。アド
レスデコーダ３には、通常選択指令信号が与えら
れるが、68000系ではUBEを備え、有効バイトを
指定するようになつているので、汎用を趣旨とす
る本LSIではそのための端子を設けてある。アド
レスデコーダ３は、このような周辺デバイス選択
信号に応答してシステムアドレスバスａのアドレ
ス信号をデコードしメモリ・Ｉ／Ｏのチツプセレ
クト信号（16ビツト）を形成出力する。

誤動作監視回路６は、チツプセレクト信号の発
生内容からデコード範囲、即ちアドレス信号の適
否を監視し、不適当なアドレス信号がデコードさ
れた場合には誤動作エラー信号を対応する端子へ
出力する。

アドレスデコーダ７は、出力バツフア５の出力
アドレス信号をデコードし、それが自己のローカ
ルアドレスと一致したとき、データデコーダ１２
に対し出力許可信号を、選択信号出力端子に対し
外部装置選択信号をそれぞれ出力する。

データデコーダ１２は、出力許可信号に応答し
て外部バスデータ信号をデコードし特殊割込要求
信号（イベント信号と称される場合もある）を出
力する。

データラツチ回路１３は、MPUのライト
（WRITE）時のシステムデータバスｂのデータ
信号（MPUの出力データ）をラツチし、それを
第２の内部バスデータ入出力端子を介して内部バ
スへ送出するとともに、冗長ワード発生器１６へ
も出力する。冗長ワード発生器１６は入力したデ
ータ信号に基づき冗長ワードデータ信号を発生す
る。冗長ワードデータ信号は冗長ワードバツフア
１８、冗長ワードデータ入出力端子を介して冗長
ワードRAMへ転送され記憶される。冗長ワード
RAMは内部バスのアドレスバスに接続される複
数のRAMの１つであることは周知の通りであ
る。

そして、MPUのリード（READ）時には内部
バスのデータバスからデータ信号が取り込まれる
が、これはデータラツチ回路１５にてラツチされ
るとともに、冗長ワード発生器１６へ入力する。
冗長ワード発生器１６は入力したデータ信号に基
づき冗長ワードデータ信号を発生しそれを比較器
１７の一方の入力端へ送出する。また、同時に冗
長ワードRAMの読出制御が行われ、読出された
冗長ワードデータ信号は冗長ワードラツチ回路１
９にてラツチされる。このラツチ出力は比較器１
７の他方の入力端へ送出される。比較器１７は両
入力信号のビツトパターンの一致不一致を比較し
その比較結果をデコーダ２０へ出力する。デコー
ダ２０は比較結果をデコードし、メモリエラー信
号を出力するとともに、エラービツトの反転指示
信号をメモリエラー訂正回路１４へ出力する。メ
モリエラー訂正回路１４はデータラツチ回路１５
がラツチ出力しているデータ信号について前記反
転指示信号に従つてエラービツトを反転して訂正
処理をし、その訂正したデータ信号をシステムデ
ータバスｂへ送出する。これはMPUインターフ
エース部１を介してMPUへ取り込まれる。前記
メモリエラー信号が誤動作エラー信号もMPUへ
取り込まれる。以上のように、本実施例によれ
ば、メモリエラーの検出訂正、誤動作監視等もな
し得るようになつている。なお、入出力バツフア
等はタイミング信号および方向制御信号に従つて
動作することは勿論である。

次に、第４図はMPUのバスや本LSIのシステ
ムバスのバスサイクルタイミング図である。
MPUのアドレスバスには１バスサイクルの間ア
ドレス信号が出力される（第４図イ）。MPUのデ
ータバスにはアドレスバスのアドレス信号から遅
れたタイミングでデータ信号が送出される（第４
図ロ）。この遅れは、MPUからの出力時（ライト
時）にはMPUによつて定まり、MPUへの入力時
（リード時）にはデータを出力するメモリまたは
Ｉ／Ｏ、さらには外部バスに接続される装置によ
つて定まる。MPUのアドレスデータ共用バスに
は、１バスサイクルの区間内で最初にアドレス信
号が出力され、若干の遅延後にデータ信号が出力
される（第４図ハ）。システムバスでは、MPUの
タイプ（専有バスタイプか共有バスタイプか）を
問わず、専有バスタイプのMPUのタイミング
（第４図イ，ロ）と同じである（第４図ニ，ホ）。

最後に、第５図に16ビツト専有バスタイプ
MPUに対する適用例を示す。３１は本実施例の
LSI化バス制御回路を上位側モードで使用したも
の（上位LSI）、３２はLSI化バス制御回路を下位
側モードで使用したもの（下位LSI）、３３は16
ビツトMPUである。

上位LSI３１には最上位アドレスバスと上位デ
ータバスが接続され、下位LSI３２には下位アド
レスバスと下位上位データバスが接続されるとと
もに、周辺デバイス選択信号（メモリ・Ｉ／Ｏ、
UBE）が入力する。MPU３３のコントロール信
号はタイミング発生回路３４に供給され、タイミ
ング発生回路３４から上位LSI３１と下位LSI３
２とにタイミング信号と方向制御信号が供給され
る。外部アドレスバスのアドレスバツフア３８は
上位LSI３１とは外部最上位上位アドレスバスで
接続され、下位LSI３２とは外部下位アドレスバ
スで接続される。また、外部データバスのデータ
バツフア３９は上位LSI３１とは外部上位データ
バスと外部下位データバスとで接続され、下位
LSI３２とは外部下位データバスで接続される。
また、周辺デバイスとの接続関係では、上位LSI
３１の上位アドレスバスと下位LSI３２の下位ア
ドレスバスにはROM３５、RAM３６、Ｉ／Ｏ
３７がそれぞれ複数個接続される。そして、
ROM３５とRAM３６は上位LSI３１の上位デー
タバスと下位LSI３２の下位データバスに接続さ
れるが、Ｉ／Ｏ３７は下位LSI３２の８ビツトデ
ータバス（第１の内部バスデータ入出力端子に接
続されるＩ／Ｏ専用データバス）に接続される。
なお、チツプセレクト信号は下位LSI３２から出
力される。

つまり、16ビツトMPU３３はROM３５、
RAM３６に対しては16ビツトで、Ｉ／Ｏ３７に
対しては８ビツトでアクセスを行う。また、外部
バスに対しては内部バスと異なるタイミングでア
ドレス、データの入出力を行う。本発明の上位
LSI３１および下位LSI３２はMPU３３からのア
ドレス情報によりアクセスを行うバスを選択しタ
イミング発生回路３４からのタイミング信号およ
び方向制御信号によつてバスのアクセスを行う。

なお、冗長ワードRAMは複数のRAM３６の
１つが使用されるが、これに対する冗長ワードデ
ータバスは図省略した。

（発明の効果） 以上詳述したように、本発明のLSI化バス制御
回路によれば、２種の８ビツトMPUに対応する
２種の動作モードと２種の16ビツトMPUに対応
するの２種の動作モードをそれぞれ切り換えて設
定できるので、８ビツトまたは16ビツトのMPU
ならば任意のMPUに対応して容易にバス制御を
行うことができる。また、そのバス制御に付随し
た各種回路を内蔵するので、大幅な省スペース化
が図れ、装置の小型化が可能となる。さらに、多
種のMPUシステムにおいて開発設計する部分は
バス制御とそれに付随する回路以外の部分、つま
り外部バスや内部バス関連の部分についてとなる
ので、開発時間が大幅に短縮されるという優れた
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るLSIバス制御
回路の構成ブロツク図、第２図は切換回路の構成
ブロツク図、第３図はMPUインターフエース部
の動作説明図、第４図はバスサイクルタイミング
図、第５図は16ビツト専有バスタイプMPUに対
する適用例を示すシステム構成図である。 １……MPUインターフエース部、２……アド
レスラツチ回路、３……アドレスデコーダ、４…
…セレクタ、５……出力バツフア、６……誤動作
監視回路、７……アドレスデコーダ、８……デー
タラツチ回路、９〜１１……入出力バツフア、１
２……データデコーダ、１３，１５……データラ
ツチ回路、１４……メモリエラー訂正回路、１６
……冗長ワード発生器、１７……比較器、１８…
…冗長ワードバツフア、１９……冗長ワードラツ
チ回路、２０……デコーダ、３０ａ，３０ｂ，３
０ｃ，３０ｄ……MPU、３１……上位LSI（LSI
化バス制御回路上位側）、３２……下位LSI（LSI
化バス制御回路下位側）、３３……MPU、３４…
…タイミング発生回路、３５……ROM、３６…
…RAM、３７……Ｉ／Ｏ、３８……アドレスバ
ツフア、３９……データバツフア。

Claims (1)

【特許請求の範囲】
1. １ ８ビツトまたは16ビツトのマイクロプロセツ
   サ（MPU）とこのMPUから直接的制御を受ける
   メモリやＩ／Ｏ（入出力装置）とを接続する内部
   バスおよび前記MPUと他MPUシステムとを接続
   する外部バスを当該MPUの指令に基づき制御す
   るLSI化バス制御回路であつて；このLSI化バス
   制御回路は、MPUのアドレスバスに接続される
   アドレス専用入力端子と；MPUのデータバスと
   アドレスデータ共用バスとのいずれか一方に接続
   されるアドレスデータ共通入出力端子と；MPU
   のバスサイクルに応じて生成されるタイミング信
   号および方向制御信号が印加される制御信号入力
   端子と；MPUが出力する周辺デバイス選択信号
   が印加される選択信号入力端子と；２本のモード
   切換信号を受けて２種の異なる８ビツトMPUに
   対応する２種の動作モードと２種の異なる16ビツ
   トMPUに対応する２種の動作モードそれぞれの
   設定が行えるモード切換端子と；内部バスのＩ／
   Ｏ用データバスに接続される第１の内部バスデー
   タ入出力端子と；内部バスのメモリ用データバス
   に接続される第２の内部バスデータ入出力端子
   と；当該制御回路内のシステムアドレスバスと内
   部バスのアドレスバスとを接続する内部バスアド
   レス出力端子と；外部バスの上位アドレスバスま
   たは下位アドレスバスに接続される外部バスアド
   レス出力端子と；外部バスの上位データバスまた
   は下位データバスに接続される外部バスデータ入
   出力端子と；前記アドレス専用入力端子数と同数
   からなりチツプセレクト信号の出力と、外部バス
   の最上位アドレスバスのアドレス信号の出力およ
   び外部バスの下位データバスのデータ信号の入出
   力とのいずれか一方が行われる共用入出力端子
   と；外部バスに接続されている装置に対する選択
   信号の出力端子と；外部バスに接続されている装
   置に対する特殊割込要求信号の出力端子と；誤動
   作エラー信号の出力端子と；メモリエラー信号の
   出力端子と；冗長ワードメモリ用の冗長ワードデ
   ータ入出力端子と；を備えるとともに、前記アド
   レス専用入力端子とアドレスデータ共通入出力端
   子とに接続され前記４種の動作モードにおける
   MPUのアドレスバス、データバス、アドレスデ
   ータ共用バスと当該制御回路内のシステムアドレ
   スバス、システムデータバス相互間の切換接続を
   前記タイミング信号および方向制御信号に応答し
   て行うMPUインターフエース部と；前記MPUイ
   ンターフエース部が出力するアドレス信号を保持
   しそれをシステムアドレスバスに出力するアドレ
   スラツチ回路と；前記アドレスラツチ回路の出力
   をデコードし前記チツプセレクト信号を出力する
   ことを前記周辺デバイス選択信号に応答して行う
   第１のアドレスデコーダと；前記誤動作エラー信
   号を発生すべく前記第１のアドレスデコーダの出
   力状態を監視する誤動作監視回路と；システムデ
   ータバスと前記第１の内部バスデータ入出力端子
   間に介在し前記タイミング信号および方向制御信
   号に応答してデータ信号の受渡制御を行う第１の
   入出力バツフアと；システムデータバスと前記外
   部バスデータ入出力端子間に介在し前記タイミン
   グ信号および方向制御信号に応答してデータ信号
   の受渡制御を行う第２の入出力バツフアと；シス
   テムデータバスと前記共用入出力端子間に介在し
   前記タイミング信号および方向制御信号に応答し
   てシステムデータバスと外部バスの前記下位デー
   タバス間でのデータ信号の受渡制御を行う第３の
   入出力バツフアと；前記アドレスラツチ回路の出
   力を前記外部バスアドレス出力端子へ転送する制
   御を前記タイミング信号に応答して行う出力バツ
   フアと；前記出力バツフアの出力をデコードし出
   力許可信号を発生するとともに、外部バスに接続
   されている装置に対する前記選択信号を発生する
   第２のアドレスデコーダと；外部バスのデータバ
   スのデータ信号をデコードし前記特殊割込要求信
   号を前記出力許可信号に応答して発生するデータ
   デコーダと；システムデータバスのデータ信号を
   前記タイミング信号に応答して保持出力するデー
   タラツチ回路と；前記アドレスラツチ回路の出力
   と前記データラツチ回路の出力とのいずれか一方
   を前記タイミング信号に応答して選択し外部バス
   の前記最上位アドレスバスまたは前記上位アドレ
   スバスに出力するアドレス信号を形成するセレク
   タと；システムデータバスから前記第２の内部バ
   スデータ入出力端子へ転送されるデータ信号に基
   づき冗長ワードデータ信号を発生しそれを前記冗
   長ワードデータ入出力端子を介して冗長ワードメ
   モリに格納させるとともに、第２の内部バスデー
   タ入出力端子から入力したデータ信号に基づき冗
   長ワードデータ信号を発生する冗長ワード発生器
   と；前記冗長ワード発生器が第２の内部バスデー
   タ入出力端子から入力したデータ信号に基づき発
   生した冗長ワードデータ信号と冗長ワードメモリ
   から読出した冗長ワードデータ信号との一致不一
   致を比較してエラー検出を行う比較器と；前記比
   較器の出力を受けてビツト反転指示信号と前記メ
   モリエラー信号を発生するデコーダと；前記第２
   の内部バスデータ入出力端子から入力したデータ
   信号について前記ビツト反転指示信号に基づいた
   訂正処理をしそれをシステムデータバスへ転送出
   力するメモリエラー訂正回路と；を備えているこ
   とを特徴とするLSI化バス制御回路。