JPH0520791B2

JPH0520791B2 -

Info

Publication number: JPH0520791B2
Application number: JP15013786A
Authority: JP
Inventors: Takaharu Matsumoto; Toshio Adachi
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-06-26
Filing date: 1986-06-26
Publication date: 1993-03-22
Also published as: JPS635486A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、TVカメラで撮影した物体等の２値
画像を符号化する画像処理装置に関するものであ
る。

［従来の技術］画像処理装置には、２値画像の中で像を表わす
画素（例えば、１で表わす）をＸアドレスとＹア
ドレス毎に積算し、画像のＸ方向とＹ方向への写
影を求めるものがある。

従来、このような画像処理装置として、例え
ば、２値画像を画素単位で走査し、画素が像を表
わすものであるときは、その画素のアドレスで指
定される積算用メモリの内容を１増加させるよう
にして、積算値を求めるものがあつた。

［発明が解決しようとする問題点］しかし、このような画像処理装置では、２値画
像を画素単位で走査しているため、既に撮像済み
の画像に対してこのような処理を行うためには、
１フレーム分のメモリ容量が必要であり、また１
フレーム分の画像を走査しなければ積算値が求ま
らない。このことから、大容量のメモリを必要と
し、積算値の算出に長時間を要するという問題点
があつた。

本発明はこのような問題点を解決するためにな
されたものであり、既に符号化され、小容量のメ
モリに蓄えられている画像に対して画像の写影を
短時間で求められる画像処理装置を実現すること
を目的とする。

［問題点を解決するための手段］本発明は、２値化された画像のＸ方向とＹ方向への写影を
求める画像処理装置において、２値化された画像のうち、像を表わす画像の連
なりの開始点のＸ，Ｙアドレスを記憶するＸアド
レスメモリ及びＹアドレスメモリと、像を表わす画素の連なりのＸ方向長さを記憶す
るランレングスメモリと、前記Ｘアドレスメモリ、Ｙアドレスメモリ及び
ランレングスメモリにランコードを読み出すため
のアドレス信号を与えるアドレス発生器と、像を表わす画素の数の積算値がＹアドレスごと
に格納され、前記Ｙアドレスメモリから読み出さ
れたＹアドレスでアクセス位置が指定される第１
の積算用メモリと、前記Ｙアドレスメモリから読み出されたＹアド
レスで指定される第１の積算用メモリの内容に、
前記ランレングスメモリから読み出されたＸ方向
長さのデータを加算し、加算結果を第１の積算用
メモリの加算前のデータがあつたアドレスと同一
アドレスに格納する第１の加算器と、前記アドレス発生器のアドレス信号の発生を制
御するとともに、前記第１の積算用メモリの読み
書きを制御する第１の制御部と、前記Ｘアドレスメモリから読み出されたＸアド
レスの値がプリセツトされるアツプカウンタと、前記ランレングスメモリから読み出されたＸ方
向長さの値がプリセツトされ、カウントが０にな
るとストツプ信号を発生するダウンカウンタと、像を表わす画素の数の積算値がＸアドレスごと
に格納され、前記アツプカウンタのカウントをア
ドレスとしてアクセス位置が指定される第２の積
算用メモリと、前記第１の制御部からスタートトリガを受ける
と前記アツプカウンタとダウンカウンタにクロツ
クを供給し始めてカウント動作を行わせ、ダウン
カウンタからストツプ信号を受けるとクロツクの
供給を停止するとともに、前記第２の積算用メモ
リの読み書きを制御する第２の制御部と、前記アツプカウンタのカウントで指定される第
２の積算用メモリの内容に１を加算し、加算結果
を第２の積算用メモリの加算前のデータがあつた
アドレスと同一アドレスに格納する第２の加算器
と、を具備し、前記Ｙアドレスメモリから読み出されたＹアド
レスで指定される第１の積算用メモリの内容に、
前記ランレングスメモリから読み出されたＸ方向
長さのデータを加算することによつて像を表わす
画素の数をＹアドレスごとに積算し、画像のＸ方
向への写影を求め、前記ダウンカウンタがプリセツトされてからス
トツプ信号を発生する直前までに前記アツプカウ
ンタのカウントで指定される第２の積算用メモリ
の内容に１を加算することによつて、ダウンカウ
ンタのカウント分のデータについてデータの値を
１ずつ増加させ、画像のＹ方向への写影を求める
ことを特徴とする画像処理装置である。

［実施例〕以下、図面を用いて本発明を説明する。

本発明にかかる装置を用いて積算値を求めるた
めに、２値画像を、像を表わす画素の連なり（以
下、ランとする）の開始点のＸ，Ｙアドレスと、
ランの長さ（以下、ランレングスとする）により
符号化したランコードが用意される。この場合の
ランレングスは水平方向の長さである。このデー
タは、本出願人による特願昭58−193226号（特開
昭60−84073号）出願明細書記載の画像処理装置
によつて生成されるものである。

第１図は本発明にかかる画像処理装置の一実施
例の要部構成図であり、画像の水平方向への写影
を求めるものを示している。

第１図で、１はランコードメモリであり、Ｙア
ドレスメモリ１１と、ランレングスメモリ１２か
らなる。Ｙアドレスメモリ１１とランレングスメ
モリ１２にはランの開始点のＹアドレスとランの
長さ（以下、ランレングスとする）がランコード
に数だけ格納されている。

２はアドレス発生器であり、制御部３の制御に
より、ランコードを読み出すためのアドレス信号
を発生し、Ｙアドレスメモリ１１とランレングス
メモリ１２に与える。

４は積算用メモリであり、像の画素数のＹアド
レスごとの積算値が格納され、この積算用メモリ
４は、制御部３からのＲ／Ｗ信号（読み書き制御
信号）によりモードが選択され、Ｙアドレスメモ
リ１１からのアドレス信号によつてアクセス位置
が指定される。

５は加算器であり、Ｙアドレスメモリ１１から
のアドレス信号で指定される積算用メモリ４の内
容にランレングスメモリ１２の内容を加算し、加
算結果を積算用メモリ４の同一アドレスに格納す
る。

アドレス発生器２、制御部３、積算用メモリ４
及び加算器５で写影積算部を構成する。

このような画像処理装置の動作について説明す
る。

アドレス発生器２は、制御部３の制御によりラ
ンコードを読み出すためのアドレスAD₁を発生す
る。これによつて、Ｙアドレスメモリ１１とラン
レングスメモリ１２からアドレスAD₁を指定され
た内容のデータD₀₁とD₀₂とが読み出される。

積算用メモリ４はＹアドレスメモリ１１からの
データD₀₁によりアドレスが指定される。すなわ
ち、データD₀₁がアドレスAD₂になる。このとき、
積算用メモリはＲ／Ｗ信号により読み出しモード
にされ、アドレスAD₂で指定される内容のデータ
D₀₃が読み出されて加算器５に入力される。ま
た、データD₀₂も加算器５に入力される。

加算器５は、データD₀₂とD₀₃を加算する。こ
こで、Ｒ／Ｗ信号が書き込みモードになることに
より、加算結果D_I1はAD₂で指定される積算用メ
モリ５のアドレスに書き込まれる。これによつ
て、加算結果は読出し時と同じアドレスに書込ま
れる。

このようにしてランコードをすべて走査した後
には、積算用メモリ４には第２図に示すように、
画像の水平方向への写影が格納される。積算用メ
モリ４のサイズは少なくとも画面の水平方向の１
列の画素数分だけあればよい。第２図は、説明の
便宜上16×16ビツトのメモリ領域を示している。

第３図は本発明にかかる画像処理装置の一実施
例の要部構成図であり、画像の垂直方向への写影
を求めるものを示している。

第３図で、６はランコードメモリであり、Ｘア
ドレスメモリ６１と、ランレングスメモリ６２か
らなる。Ｘアドレスメモリ６１とランレングスメ
モリ６２にはランの開始点のＸアドレスとランレ
ングスがランコードの数だけ格納されている。

７はアドレス発生器であり、第１図の装置と同
様に制御部８の制御により、ランコードを読み出
すためのアドレス信号を発生し、Ｘアドレスメモ
リ６１とランレングスメモリ６２に与える。

９は積算用メモリであり、像の画素数のＸアド
レスごとの積算値が格納される。この積算用メモ
リ９は、制御部２０からのＲ／Ｗ信号（読み書き
制御信号）によりモードが選択され、アツプカウ
ンタ２１とアドレス信号によつてアクセス位置が
指定される。

１０は加算器であり、積算用メモリ９から読み
出された内容に１を加算し、加算結果を積算用メ
モリ９の同一アドレスに格納する。

２０は制御部であり、制御部８からスタートト
リガを受けると、アツプカウンタ２１とダウンカ
ウンタ２２にクロツクを供給し始める。また、制
御部２０は積算用メモリ９にＲ／Ｗ信号を与えて
読み書きのモードを指定する。

アツプカウンタ２１はＤタイプフリツプフロツ
プで構成されていて、Ｄ端子にはＸアドレスメモ
リ２１の出力、CK端子には制御部２０の発生す
るクロツクが与えられ、Ｑ端子からは積算用メモ
リ９のアドレスを指定する信号が発生する。アツ
プカウンタ２１にはＸアドレスメモリ６１の出力
がプリセツトされる。

ダウンカウンタ２２はＤタイプフリツプフロツ
プで構成されていて、Ｄ端子にはランレングスメ
モリ６２の出力、CK端子には制御部２０の発生
するクロツクが与えられる。ダウンカウンタ２２
にはランレングスメモリ６２の出力がプリセツト
される。

アドレス発生器７、制御部８，２０、積算用メ
モリ９、加算器１０、アツプカウンタ２１及びダ
ウンカウンタ２２で写影積算部を構成している。

次に、このような画像処理装置の動作について
説明する。

アドレス発生器７は、第１図の装置と同様に動
作する。AD₃はアドレス発生器７が発生するアド
レス信号、D₀₄，D₀₅はアドレス信号AD₃で指定さ
れてＸアドレスメモリ６１とランレングスメモリ
６２から読み出されるデータである。

制御部８は、アドレス発生器７にクロツクを出
すのと同期して制御部２０にスタートトリガをか
ける。

制御部２０は、このトリガを受けると、２つの
カウンタ２１と２２にクロツクを供給し始める。
また、このクロツクに同期してＲ／Ｗ信号により
積算用メモリ９を読み出しモードにする。

ダウンカウンタ２２はカウントが０になるとス
トツプ信号を発生し、制御部２０はこのストツプ
信号を受けると、クロツクの供給を停止する。

このストツプ信号は制御部８にも与えられてお
り、制御部８はこの信号を受けると、次のクロツ
クをアドレス発生器７に出すとともに制御部２０
にスタートトリガをかける。

アツプカウンタ２１にはＸアドレスメモリ６１
の出力D₀₄がプリセツトされる。アツプカウンタ
２１は制御部２０からのクロツクでカウントアツ
プを始める。アツプカウンタ２１の出力は積算用
メモリ９のアドレスを指定する。

ダウンカウンタ２２にはランレングスメモリ６
２の出力D₀₅がプリセツトされる。ダウンカウン
タ２２は制御部２０からのクロツクでダウンカウ
ントを始め、カウントが０になつたときに制御部
２０へストツプ信号を出力する。

積算用メモリ９はアツプカウンタ２１によりア
ドレスAD₄が指定されると、まずＲ／Ｗ信号によ
り内容D₀₆が読み出され、加算器１０にその内
容、D₀₆が入力される。

加算器１０は、“１”信号により内容D₀₆に１
を加える。加算器１０の出力は積算用メモリ９に
入力される。これによつて、加算結果は積算用メ
モリ９の読み出し時と同一のアドレスに書込まれ
る。

ここで、第２図の画像を例にとつて垂直方向の
写影を求める動作を説明する。

第２図の画像の中で最も上にあるランを処理す
る場合について説明する。

このランのランコードは、開始点のＸ，Ｙアド
レスが４，２でランレングスが５である。従つ
て、アツプカウンタ２１には開始点のＸアドレス
４がプリセツトされ、ダウンカウンタ２２にはラ
ンレングス５がプリセツトされる。

制御部２０からクロツクが発生する毎にダウン
カウンタ２２はカウント５からダウンカウントし
ていき、カウント０になつてところでストツプ信
号を発生する。ストツプ信号が発生する直前まで
にアツプカウンタ２１はカウント４からカウント
８までアツプカウントする。これによつて、積算
用メモリ９のアドレス４からアドレス８までに格
納されているデータについて加算器１０によりデ
ータの値が１ずつ増加させられる。

すなわち、ランレングスが５の場合は、積算用
メモリ９の内容は５アドレス分のデータについて
データの値が１ずつ増加させられる。

他のランを処理をするときも同様の、ランが存
在するＸ方向アドレスについて、そのアドレスに
あるデータの値がそれぞれ１ずつ増加させられ
る。

このようにして、ランコードをすべて走査した
後には、積算用メモリ９には第２図に示すように
画像の垂直方向への写影が格納される。

なお、画像の水平方向と垂直方向の両方への写
影を求めたい場合は第１図と第３図の装置の両方
を設け、水平方向又は垂直方向の一方への写影を
求めたい場合は第１図又は第３図の装置の一方を
設ける。

また、画像の水平方向と垂直方向の両方への写
影を求めたい場合に、第１図と第３図の装置の中
で例々えばアドレス発生器等の構成要素を共用す
るようにしてもよい。このようにすると、２方向
への写影を同時に求めることができる。

［効果］このような画像処理装置によれば、ランコード
をもとに画像の写影を求めているため、表示画像
も画素単位で走査して写影を求める場合に比べて
高速で結果を求ることができる。特に、一旦撮像
し、メモリにランコードの形で格納した画像デー
タの写影を求める場合に有効である。写影のもと
になるデータはランコードにされたものであるた
め、このデータを格納しておくメモリは小容量の
もので済む。

また、本発明にかかる画像処理装置を用いて、
第４図のようにな不明瞭な線の位置を計測に適用
すると、第５図に示すような結果が得られ積算値
の大きいa₁，a₂，a₃部分が線の位置として検出さ
れる。従つて本発明にかかる画像処理装置はこの
ような場合にも有効である。

【図面の簡単な説明】

第１図は本発明にかかる画像処理装置の一実施
例の要部構成図、第３図は本発明にかかる画像処
理装置の他の実施例の要部構成図、第２図は第１
図及び第３図の装置によつて求められた画像の写
影の一例を示した図、第４図及び第５図は本発明
にかかる画像処理装置の適用例を示した図であ
る。２，７…アドレス発生器、３，８…第１の制御
部、４…第１の積算用メモリ、５…第１の加算
器、９…第２の積算用メモリ、１０…第２の加算
器、１１…Ｙアドレスメモリ、１２，６２…ラン
レングスメモリ、２０…第２の制御部、２１…ア
ツプカウンタ、２２…ダウンカウンタ、６１…Ｘ
アドレスメモリ。

Claims

【特許請求の範囲】１２値化された画像のＸ方向とＹ方向への写影
を求める画像処理装置において、２値化された画像のうち、像を表わす画像の連
なりの開始点のＸ，Ｙアドレスを記憶するＸアド
レスメモリ及びＹアドレスメモリと、像を表わす画素の連なりのＸ方向長さを記憶す
るランレングスメモリと、前記Ｘアドレスメモリ、Ｙアドレスメモリ及び
ランレングスメモリにランコードを読み出すため
のアドレス信号を与えるアドレス発生器と、像を表わす画素の数の積算値がＹアドレスごと
に格納され、前記Ｙアドレスメモリから読み出さ
れたＹアドレスでアクセス位置が指定される第１
の積算用メモリと、前記Ｙアドレスメモリから読み出されたＹアド
レスで指定される第１の積算用メモリの内容に、
前記ランレングスメモリから読み出されたＸ方向
長さのデータを加算し、加算結果を第１の積算用
メモリの加算前のデータがあつたアドレスと同一
アドレスに格納する第１の加算器と、前記アドレス発生器のアドレス信号の発生を制
御するとともに、前記第１の積算用メモリの読み
書きを制御する第１の制御部と、前記Ｘアドレスメモリから読み出されたＸアド
レスの値がプリセツトされるアツプカウンタと、前記ランレングスメモリから読み出されたＸ方
向長さの値がプリセツトされ、カウントが０にな
るとストツプ信号を発生するダウンカウンタと、像を表わす画素の数の積算値がＸアドレスごと
に格納され、前記アツプカウンタのカウントをア
ドレスとしてアクセス位置が指定される第２の積
算用メモリと、前記第１の制御部からスタートトリガを受ける
と前記アツプカウンタとダウンカウンタにクロツ
クを供給し始めてカウント動作を行わせ、ダウン
カウンタからストツプ信号を受けるとクロツクの
供給を停止するとともに、前記第２の積算用メモ
リの読み書きを制御する第２の制御部と、前記アツプカウンタのカウントで指定される第
２の積算用メモリの内容に１を加算し、加算結果
を第２の積算用メモリの加算前のデータがあつた
アドレスと同一アドレスに格納する第２の加算器
と、を具備し、前記Ｙアドレスメモリから読み出されたＹアド
レスで指定される第１の積算用メモリの内容に、
前記ランレングスメモリから読み出されたＸ方向
長さのデータを加算することによつて像を表わす
画素の数をＹアドレスごとに積算し、画像のＸ方
向への写影を求め、前記ダウンカウンタがプリセツトされてからス
トツプ信号を発生する直前までに前記アツプカウ
ンタのカウントで指定される第２の積算用メモリ
の内容に１を加算することによつて、ダウンカウ
ンタのカウント分のデータについてデータの値を
１ずつ増加させ、画像のＹ方向への写影を求める
ことを特徴とする画像処理装置。