JPS635486A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＴＶカメラで撮影した物体等の２値ｍ像を符
号化する画像処理装置に関するものである。

［従来の技術〕 画像処理装置には、２１ｉｔｌｉｉｉｉ像の中で象を表
わず画素（例えば、１で表わす）を×アドレスとＹアド
レス毎に積算し、画像のＸ方向とＹ方向への写影を求め
るものが、ある。

従来、このような画像処１［置として、例えば、２　ｌ
ｉａ画悸を画素単位で走査し、画素が像を表わすもので
あるときは、その画素のアドレスで指定される積算用メ
モリの内容を１増加させるようにして、積算値を求める
ものがあった。

［発明が解決しようとする問題点］ しかし、このよ）な画像処理装置では、２（ｉＥＩ画像
を画素単位で走査しているため、既にｍｅ済みの画像に
対してこのような処理を行うためには、１フレ一ム分の
メモリ容量が必要であり、また１フレ一ム分の画像を走
査しなければ積算値が求まらない。このことから、大容
量のメモリを必要とし、積算値の障出に長時間を要する
という問題点があった。

本発明はこのような問題点を解決するためになされたも
のであり、既に符号化され、小容量のメモリに蓄えられ
ている画像に対して画像の写影を短時間で求められる画
像処理装置を実現することを目的とする。

［問題点を解決するための手段］ 本発明は、 ２値化された画像のうち、像を表わす画素の連なりの開
始点のＸ、Ｙアドレスを記憶するＸアドレスメモリ及び
Ｙアドレスメモリと、 前記像を表わす画素の連なりの長さを記憶するランレン
グスメモリと、 前記Ｘアドレスメモリ、Ｙアドレスメモリ及びランレン
グスメモリの格納情報をもとに、画素の連なりの開始点
のＸ、Ｙアドレスで指定される積算用メモリのアドレス
にあるデータに、画素の連なりの長さに応じた埴を？Ｊ
［ｌ算することによって、侭を表わす画素の数をＸアド
レスとＹアドレス毎に稙淳し、画像のＸ方向とＹ方向へ
の写影を求める写影積算部、 を具備したことを特徴とする画像処理装置である。

［実施例］ 以下、図面を用いて本発明を説明する。

本発明にかかる装置を用いて積算値を求めるために、２
ｆｉａ画像を、像を表わす画素の運なり（以下、ランと
する〉の開始点のＸ、Ｙアドレスと、ランの長さく以下
、ランレングスとする）により符号化したランコードが
用意される。この場合のランレングスは水平方向の長さ
である。このデータは、本出願人による特願昭５８−１
９３２２６号出願明細書記載の画像処理装置によって生
成されるものである。

第１図は本発明にかかる画像処理装置の一実施例の要部
構成図であり、画像の水平方向への写影を求めるものを
示している。

第１図で、１はランコードメモリであり、Ｙアドレスメ
モリ１１と、ランレングスメモリ１２からなる。Ｙアド
レスメモリ１１とランレングスメモリ１２にはランの開
始点のＹアドレスとランの長さく以下、ランレングスと
する）がランコードの数だけ格納されている。

２はアドレス発生器であり、制御部３の一制御により、
ランコードを読み出すためのアドレス信号を発生し、Ｙ
アドレスメモリ１１とランレングスメモリ１２に与える
。

４は積算用メモリであり、像の画素数のＹアドレスごと
の積算（直が格納される。この積算用メモリ４は、υ制
御部３からのＲ／Ｗ信号（ＶＣみ書き＄制御信号）によ
りモードが選択され、Ｙアドレスメモリ１１からのアド
レス信号によってアクセス位置が指定される。

５は加算器であり、Ｙアドレスメモリ１１からのアドレ
ス信号で指定される積立用メモリ４の内容にランレング
スメモリ１２の内容を加算し、鳩碑枯果をＭＷ用メモリ
４の同一アドレスに格納する。

アドレス発生器２、制御 及び加篩器５で写影積算部を構成する。

このような画像処理装置の動作について説明する。

アドレス発生器２は、制御部３の制御によりランコード
を読み出すためのアドレスＡＤ＋＠Ｒ生する。これによ
って、Ｙアドレスメモリ１１とランレングスメモリ１２
からアドレスＡ　Ｏ　＋で指定された内容のデータＤｏ
ｔとＤＯ２が読み出される。

積算用メモリ４はＹアドレスメモリ１１からのデータＤ
ｏ＋によってアドレスが指定される。すなわち、データ
Ｄｏ＋がアドレス△Ｄ２になる。

このとき、積算用メモリ４はＲ／Ｗ信号により読み出し
モードにされ、アドレスＡＤ２で指定される内容のデー
タＤｏコが読み出されて加算器５に入力される。また、
データＤＯ２も加算器５に入力される。

加算器５は、データＤＯ２とＤＯ３を加算する。

ここで、Ｒ／Ｗ信号が磨き込みモードになることにより
、加算結果Ｄｒ＋はＡ　Ｄ　２で指定される積立用メモ
リ５のアドレスに古き込まれる。これによって、加口結
果は読出し時と同じアドレスに書込まれる。

このようにしてランコードをずべて走査した後には、積
降用メモリ４には第２図に示すように、画像の水平方向
への写影が格納される。積算用メモリ４のサイズは少な
くとも画面の水平方向の１列の画素数分だけあればよい
。第２図は、説明の便宜上１６Ｘ１６ピツトのメモリ領
域を示している。

第３図は本発明にかかる画像処理装置の一実施例の要部
構成図であり、画像の垂直方向への写影を求めるものを
示している。

第３図で、６はランコードメモリであり、Ｙアドレスメ
モリ６１と、ランレングスメモリ６２からなる。Ｙアド
レスメモリ６１とランレングスメモリ６２にはランの開
始点のＸアドレスとランレングスがランコードの数だけ
格納されている。

７はアドレス発生器であり、第１図の装置と同様に制御
部８の制御により、ランコードを読み出すためのアドレ
ス信号を発生し、Ｘアドレスメモリ６１とランレングス
メモリ６２に与える。

９は積算用メモリであり、像の画素数のＸアドレスごと
の積障値が格納される。この積降用メモリ９は、制御部
２０からのＲ／Ｗ信号（読み書き制御信号）によりモー
ドが選択され、アップカウンタ２１のアドレス信号によ
ってアクセス位置が指定される。

１０は加算器であり、積算用メモリ９から読み出された
内容に１を加算し、加算結果を積降用メモリ９の同一ア
ドレスに格納する。

２０は制御部であり、制御部８からスタートトリガを受
けると、アップカウンタ２１とダウンカウンタ２２にク
ロックを供給し始める。また、制御部２０は積算用メモ
リ９にＲ／Ｗ信号を与えて読み書きのモードを指定する
。

アップカウンタ２１はＤタイプフリップ７０ツブで構成
されていて、Ｄ端子にはＸアドレスメモリ２１の出力、
ＣＫ端子には制御部２０の発生するクロックが与えられ
、Ｑ端子からはｆａ痺用メモリ９のアドレスを指定する
信号が発生する。アップカウンタ２１にはＸアドレスメ
モリ６１の出力がプリセットされる。

ダウンカウンタ２２はＤタイプフリップ７０ツブで構成
されていて、Ｄ端子にはランレングスメモリ６２の出力
、ＯＫ端子には制御部２０の発生するクロックが与えら
れる。ダウンカウンタ２２にはランレングスメモリ６２
の出力がプリセットされる。

アドレス発生器７、制御部８，２０、積算用メモリ９、
加４６１０、アップカウンタ２１及びダウンカウンタ２
２で写影積算部を構成している。

次に、このような画像処理装置のり１作につ０て説明す
る。

アドレス発生器７は、第１図の装置と同様に動作する。

ＡＤコはアドレス発生器７が発生するアドレス信号、Ｄ
Ｏ４１ＤＯ５はアドレス信号ＡＤ、で指定されてＸアド
レスメモリ６１とランレングスメモリ６２から読み出さ
れるデータである。

制御部８は、アドレス発生器７にクロックを出すのと同
期してｉｌｌ　９１１部２０にスタートトリガをかける
。

制御部２０は、このトリガを受けると、２つのカウンタ
２１と２２にクロックを供給し始める。

また、このクロックに同期してＲ／Ｗ信号により積算用
メモリ９を読み出しモードにする。

ダウンカウンタ２２はカウントがＯになるとストップ信
号を発生し、制御部２０はこのストップ信号を受けると
、クロックの供給を停止する。

このストップ信号は制御部８にも与えられており、制御
部８はこの信号を受けると、次のクロックをアドレス発
生器７に出すとともに制御部２０にスタートトリガをか
ける。

アップカウンタ２１にはＸアドレスメモリ６１の出力Ｄ
Ｏ４がプリセットされる。アップカウンタ２１は制御部
２０からのクロックでカウントアツプを始める。アップ
カウンタ２１の出力は積算用メモリ９のアドレスを指定
する。

ダウンカウンタ２２にはランレングスメモリ６２の出力
ＤＯ５がプリセットされる。ダウンカウンタ２２は制御
部２０からのクロックでダウンカラントを始め、カウン
トがＯになったときに制御部２０ヘストップ信号を出力
する。

積算用メモリ９は７ツプカウンタ２１によりアドレスＡ
Ｄ４が指定されると、まずＲ／Ｗ信号により内容Ｄｏｓ
が読み出され、加算器１０にその内容ＯＯＳが入力され
る。

加算器１０は、゛１”信号により内容Ｄｏｓに１を加え
る。加算器１０の出力は積算用メモリ９に入力される。

これによって、加算結果は積算用メモリ９の読み出し時
と同一のアドレスに書込まれる。

このようにして、ランコードをすべて走査した後には、
ＶＲｎ用メモリ９には第２図に示すように画像の垂直方
向への写影が格納される。

なお、画像の水平方向と垂直方向の両方への写影を求め
たい場合は第１図と第３図の８置の両方を設け、水平方
向又は垂直方向の一方への写影を求めたい場合は第１図
又は第３図の装置の一方を設ける。

また、画像の水平方向と垂直方向の両方への写影を求め
たい場合に、第１図と第３図の装置の中で例えばアドレ
ス発生器等の構成要素を共用するようにしてもよい。こ
のようにすると、２方向への写影を同時に求めることが
できる。

［効果］ このような画像処理装置によれば、ランコードをもとに
画像の写影を求めているため、表示画像を画素単位で走
査して写影を求める場合に比べて高速で結果を求めるこ
とができる。特に、−旦庵像し、メモリにランコードの
形で格納した画像データの写影を求める場合に有効であ
る。写影のもとになるデータはランコードにされたもの
であるため、このデータを格納しておくメモリは小容散
のもので済む。

また、本発明にかかる画像処理装置を用いて、第４図の
ような不明瞭な線の位置を計測に適用すると、第５図に
示すような結果がＩＭられ積算値の大きいａＩ、ａ２，
８３部分が線の位置として検出される。従って本発明に
かかる画像処理装置はこのような場合にも有効である。

【図面の簡単な説明】

第１図は本発明かかる画像処理装置の一実施例の要部構
成図、第３区は本発明にかかる画像処理装置の伯の実施
例の要部構成図、第２図は第１図及び第３図の装置によ
って求められた１ｉ像の写影の一例を示した図、第４図
及び第５図は本発明にかかる画像処理装置の適用例を示
した図である。 １．６・・・ランコードメモリ、１１・・・Ｘアドレス
メモリ、６１・・・Ｙアドレスメモリ、１２．６２・・
・ランレングスメモリ、２．７・・・アドレス発生器、
３．８．２０・・・制御部、４．９・・・８に算用メモ
リ、５．１０・・・加算器、２１・・・アップカウンタ
、２２・・・ダウンカウンタ。

Claims (1)

1. 【特許請求の範囲】 ２値化された画像のうち、像を表わす画素の連なりの開
   始点のＸ、Ｙアドレスを記憶するＸアドレスメモリ及び
   Ｙアドレスメモリと、 前記像を表わす画素の連なりの長さを記憶するランレン
   グスメモリと、 前記Ｘアドレスメモリ、Ｙアドレスメモリ及びランレン
   グスメモリの格納情報をもとに、画素の連なりの開始点
   のＸ、Ｙアドレスで指定される積算用メモリのアドレス
   にあるデータに、画素の連なりの長さに応じた値を加算
   することによつて、像を表わす画素の数をＸアドレスと
   Ｙアドレス毎に積算し、画像のＸ方向とＹ方向への写影
   を求める写影積算部、 を具備したことを特徴とする画像処理装置。