JPH0520877A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0520877A JPH0520877A JP3174241A JP17424191A JPH0520877A JP H0520877 A JPH0520877 A JP H0520877A JP 3174241 A JP3174241 A JP 3174241A JP 17424191 A JP17424191 A JP 17424191A JP H0520877 A JPH0520877 A JP H0520877A
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Abstract
(57)【要約】
【構成】 チップセレクト入力信号ＣＳ及びライトイネ
ーブル入力信号ＷＥが共に“Ｌ”になってからｔ1後に
信号ＣＷを“Ｈ”にするとともに前記入力信号のうち少
なくとも一つが“Ｈ”になったときに直ちに信号ＣＷを
“Ｌ”にするマスク信号生成回路１１と、アドレス入力
信号Ａ０〜ＡＮ及びデータ入力信号Ｄ０〜ＤＭのうちの
一つの信号が変化したときにｔ2だけ信号ＡＤを“Ｌ”
にするアドレス・データ変化検出回路１５′と、それぞ
れ信号ＣＷ、ＡＤが“Ｌ”になったときにｔ3だけそれ
ぞれパルス信号Ｐ1、Ｐ2を“Ｌ”にするライトパルス発
生回路２１、２５とを書き込み制御回路に設けたことを
特徴としている。 【効果】 書き込み回路２及びメモリセル群３の動作時
間を必要最小限にし、消費電力を低減できる半導体記憶
装置が得られる効果がある。
ーブル入力信号ＷＥが共に“Ｌ”になってからｔ1後に
信号ＣＷを“Ｈ”にするとともに前記入力信号のうち少
なくとも一つが“Ｈ”になったときに直ちに信号ＣＷを
“Ｌ”にするマスク信号生成回路１１と、アドレス入力
信号Ａ０〜ＡＮ及びデータ入力信号Ｄ０〜ＤＭのうちの
一つの信号が変化したときにｔ2だけ信号ＡＤを“Ｌ”
にするアドレス・データ変化検出回路１５′と、それぞ
れ信号ＣＷ、ＡＤが“Ｌ”になったときにｔ3だけそれ
ぞれパルス信号Ｐ1、Ｐ2を“Ｌ”にするライトパルス発
生回路２１、２５とを書き込み制御回路に設けたことを
特徴としている。 【効果】 書き込み回路２及びメモリセル群３の動作時
間を必要最小限にし、消費電力を低減できる半導体記憶
装置が得られる効果がある。
Description
【０００１】
【産業上の利用分野】この発明は、書き込み動作時間を
必要最小限にし、消費電力を低減させた半導体記憶装置
に関するものである。
必要最小限にし、消費電力を低減させた半導体記憶装置
に関するものである。
【０００２】
【従来の技術】図３は、一般的な半導体記憶装置の構成
を示すブロック図である。図３において、１は半導体記
憶装置が書き込み動作を行う際の制御を行う書き込み制
御回路であり、書き込み駆動信号ＷＤを出力する。２は
書き込み駆動信号ＷＤに従ってメモリセル群（後述す
る）にデータを書き込む書き込み回路である。書き込み
駆動信号ＷＤはＬＯＷレベル（以下“Ｌ”と略す）のと
きにアクティブになり、このとき、書き込み回路２はＯ
Ｎ状態になり書き込み動作を行う。３は書き込み回路２
から入力されるデータを記憶するとともに、記憶してい
るデータを読み出し回路（後述する）に出力するメモリ
セル群、４はメモリセル群３からデータを読み出す読み
出し回路、５は半導体記憶装置が読み出し動作を行う際
の制御を行う読み出し制御回路である。
を示すブロック図である。図３において、１は半導体記
憶装置が書き込み動作を行う際の制御を行う書き込み制
御回路であり、書き込み駆動信号ＷＤを出力する。２は
書き込み駆動信号ＷＤに従ってメモリセル群（後述す
る）にデータを書き込む書き込み回路である。書き込み
駆動信号ＷＤはＬＯＷレベル（以下“Ｌ”と略す）のと
きにアクティブになり、このとき、書き込み回路２はＯ
Ｎ状態になり書き込み動作を行う。３は書き込み回路２
から入力されるデータを記憶するとともに、記憶してい
るデータを読み出し回路（後述する）に出力するメモリ
セル群、４はメモリセル群３からデータを読み出す読み
出し回路、５は半導体記憶装置が読み出し動作を行う際
の制御を行う読み出し制御回路である。
【０００３】図４は従来の半導体記憶装置のうち書き込
み制御回路１の部分を示す回路図であり、ＷＤは前述と
同様のものである。図４において、ＣＳ及びＷＥは、書
き込み命令信号を構成するチップセレクト入力信号及び
ライトイネーブル入力信号であり、“Ｌ”のときにアク
ティブになる。６、７はそれぞれチップセレクト入力信
号ＣＳ、ライトイネーブル入力信号ＷＥを反転するイン
バータ、８はインバータ６及び７の出力信号の論理積を
とって信号ＭＩを出力するＮＡＮＤゲート、９は信号Ｍ
Ｉの変化を一定時間ｔ1だけ遅延させる遅延素子、１０
は信号ＭＩと遅延素子９の出力信号との論理積をとって
信号ＣＷを出力するＮＯＲゲートである。１１はインバ
ータ６及び７、ＮＡＮＤゲート８、遅延素子９及びＮＯ
Ｒゲート１０によって構成されるマスク信号生成回路で
あり、ＨＩＧＨレベル（以下“Ｈ”と略す）のときにア
クティブになる信号ＣＷを出力する。
み制御回路１の部分を示す回路図であり、ＷＤは前述と
同様のものである。図４において、ＣＳ及びＷＥは、書
き込み命令信号を構成するチップセレクト入力信号及び
ライトイネーブル入力信号であり、“Ｌ”のときにアク
ティブになる。６、７はそれぞれチップセレクト入力信
号ＣＳ、ライトイネーブル入力信号ＷＥを反転するイン
バータ、８はインバータ６及び７の出力信号の論理積を
とって信号ＭＩを出力するＮＡＮＤゲート、９は信号Ｍ
Ｉの変化を一定時間ｔ1だけ遅延させる遅延素子、１０
は信号ＭＩと遅延素子９の出力信号との論理積をとって
信号ＣＷを出力するＮＯＲゲートである。１１はインバ
ータ６及び７、ＮＡＮＤゲート８、遅延素子９及びＮＯ
Ｒゲート１０によって構成されるマスク信号生成回路で
あり、ＨＩＧＨレベル（以下“Ｈ”と略す）のときにア
クティブになる信号ＣＷを出力する。
【０００４】１２はそれぞれアドレス入力信号Ａ０〜Ａ
Ｎの変化を一定時間ｔ2だけ遅延させるＮ＋１個の遅延
素子、１３はそれぞれアドレス入力信号Ａ０〜ＡＮと遅
延素子１２の出力信号とが入力されるＮ＋１個のＥＸ−
ＯＲゲート、１４は各ＥＸ−ＯＲゲート１３の出力信号
の論理和をとって信号ＡＡを出力するＮＯＲゲート、１
５は遅延素子１２、ＥＸ−ＯＲゲート１３及びＮＯＲゲ
ート１４によって構成されるアドレス変化検出回路、１
６は信号ＣＷ及びＡＡの論理積をとって書き込み駆動信
号ＷＤを出力するＮＡＮＤゲートである。
Ｎの変化を一定時間ｔ2だけ遅延させるＮ＋１個の遅延
素子、１３はそれぞれアドレス入力信号Ａ０〜ＡＮと遅
延素子１２の出力信号とが入力されるＮ＋１個のＥＸ−
ＯＲゲート、１４は各ＥＸ−ＯＲゲート１３の出力信号
の論理和をとって信号ＡＡを出力するＮＯＲゲート、１
５は遅延素子１２、ＥＸ−ＯＲゲート１３及びＮＯＲゲ
ート１４によって構成されるアドレス変化検出回路、１
６は信号ＣＷ及びＡＡの論理積をとって書き込み駆動信
号ＷＤを出力するＮＡＮＤゲートである。
【０００５】次に、図４に示した従来の半導体記憶装置
の書き込み制御回路１の動作について、図５のフローチ
ャートを参照しながら説明する。図５において、Ｄ０〜
ＤＭはデータ入力信号である。
の書き込み制御回路１の動作について、図５のフローチ
ャートを参照しながら説明する。図５において、Ｄ０〜
ＤＭはデータ入力信号である。
【０００６】今、チップセレクト入力信号ＣＳ、ライト
イネーブル入力信号ＷＥの少なくとも一方が“Ｈ”であ
るとき、信号ＭＩは“Ｈ”になり、信号ＣＷは“Ｌ”に
なるため、書き込み駆動信号ＷＤは“Ｈ”になる。
イネーブル入力信号ＷＥの少なくとも一方が“Ｈ”であ
るとき、信号ＭＩは“Ｈ”になり、信号ＣＷは“Ｌ”に
なるため、書き込み駆動信号ＷＤは“Ｈ”になる。
【０００７】また、アドレス入力信号Ａ０〜ＡＮが不変
のときに、チップセレクト入力信号ＣＳ及びライトイネ
ーブル入力信号ＷＥが共に“Ｌ”になると、信号ＭＩは
直ちに“Ｌ”になる。このとき、信号ＣＷは遅延素子９
の遅延時間ｔ1だけ遅れて“Ｈ”になり、一方、信号Ａ
Ａは“Ｈ”のままであるから、書き込み駆動信号ＷＤも
ｔ1だけ遅れて“Ｌ”になる（図５(ａ)、(ａ2)参照）。
のときに、チップセレクト入力信号ＣＳ及びライトイネ
ーブル入力信号ＷＥが共に“Ｌ”になると、信号ＭＩは
直ちに“Ｌ”になる。このとき、信号ＣＷは遅延素子９
の遅延時間ｔ1だけ遅れて“Ｈ”になり、一方、信号Ａ
Ａは“Ｈ”のままであるから、書き込み駆動信号ＷＤも
ｔ1だけ遅れて“Ｌ”になる（図５(ａ)、(ａ2)参照）。
【０００８】チップセレクト入力信号ＣＳ、ライトイネ
ーブル入力信号ＷＥが共に“Ｌ”の状態から、少なくと
も一方が“Ｈ”になると、信号ＭＩは“Ｈ”になり、信
号ＣＷは直ちに“Ｌ”になるため、書き込み駆動信号Ｗ
Ｄも直ちに“Ｈ”になる（図５(ｂ)参照）。
ーブル入力信号ＷＥが共に“Ｌ”の状態から、少なくと
も一方が“Ｈ”になると、信号ＭＩは“Ｈ”になり、信
号ＣＷは直ちに“Ｌ”になるため、書き込み駆動信号Ｗ
Ｄも直ちに“Ｈ”になる（図５(ｂ)参照）。
【０００９】さらに、チップセレクト入力信号ＣＳ、ラ
イトイネーブル入力信号ＷＥが共に“Ｌ”であるとき
に、アドレス入力信号Ａ０〜ＡＮの一つが変化すると、
対応するＥＸ−ＯＲゲート１３の出力信号は遅延素子１
２の遅延時間ｔ2だけ“Ｈ”になり、信号ＡＡはｔ2だけ
“Ｌ”になる。従って、書き込み駆動信号ＷＤはｔ2だ
け“Ｈ”になる（図５(ｃ)参照）。
イトイネーブル入力信号ＷＥが共に“Ｌ”であるとき
に、アドレス入力信号Ａ０〜ＡＮの一つが変化すると、
対応するＥＸ−ＯＲゲート１３の出力信号は遅延素子１
２の遅延時間ｔ2だけ“Ｈ”になり、信号ＡＡはｔ2だけ
“Ｌ”になる。従って、書き込み駆動信号ＷＤはｔ2だ
け“Ｈ”になる（図５(ｃ)参照）。
【００１０】以上の各場合において、書き込み制御回路
１から出力される書き込み駆動信号ＷＤが“Ｌ”のとき
に、書き込み回路２は動作（ＯＮ）し、メモリセル群３
を動作させ書き込みを行う。書き込み駆動信号ＷＤが
“Ｈ”のときには、書き込み回路２は動作せず（ＯＦ
Ｆ）、メモリセル群３も動作しない。
１から出力される書き込み駆動信号ＷＤが“Ｌ”のとき
に、書き込み回路２は動作（ＯＮ）し、メモリセル群３
を動作させ書き込みを行う。書き込み駆動信号ＷＤが
“Ｈ”のときには、書き込み回路２は動作せず（ＯＦ
Ｆ）、メモリセル群３も動作しない。
【００１１】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成され、書き込み命令信号がアクティ
ブ（チップセレクト入力信号ＣＳ、ライトイネーブル入
力信号ＷＥが共に“Ｌ”）のとき、アドレス入力信号Ａ
０〜ＡＮの変化時以外は書き込み回路２が動作し、従っ
てメモリセル群３も動作するので、消費電力が大きくな
るという問題点があった。
は以上のように構成され、書き込み命令信号がアクティ
ブ（チップセレクト入力信号ＣＳ、ライトイネーブル入
力信号ＷＥが共に“Ｌ”）のとき、アドレス入力信号Ａ
０〜ＡＮの変化時以外は書き込み回路２が動作し、従っ
てメモリセル群３も動作するので、消費電力が大きくな
るという問題点があった。
【００１２】この発明は上記のような問題点を解決する
ためになされたもので、書き込み回路及びメモリセル群
の動作時間を必要最小限にし、消費電力を低減できる半
導体記憶装置を得ることを目的とする。
ためになされたもので、書き込み回路及びメモリセル群
の動作時間を必要最小限にし、消費電力を低減できる半
導体記憶装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データの書き込みを命令し書き込み制御回路
に入力する書き込み命令信号が全てアクティブになって
から第１の一定時間後に出力信号をアクティブにすると
ともに書き込み命令信号のうち少なくとも一つがノンア
クティブになったときに直ちに出力信号をノンアクティ
ブにするマスク信号生成回路と、書き込み制御回路に入
力されるアドレス入力信号及びデータ入力信号のうちの
一つの信号が変化したときに第２の一定時間だけ出力信
号をアクティブにするアドレス・データ変化検出回路
と、マスク信号生成回路の出力信号がノンアクティブに
なったときに第３の一定時間だけ出力信号をアクティブ
にする第１のライトパルス発生回路と、アドレス・デー
タ変化検出回路の出力信号がアクティブになったときに
第３の一定時間だけ出力信号をアクティブにする第２の
ライトパルス発生回路とを書き込み制御回路に設けたこ
とを特徴とするものである。
憶装置は、データの書き込みを命令し書き込み制御回路
に入力する書き込み命令信号が全てアクティブになって
から第１の一定時間後に出力信号をアクティブにすると
ともに書き込み命令信号のうち少なくとも一つがノンア
クティブになったときに直ちに出力信号をノンアクティ
ブにするマスク信号生成回路と、書き込み制御回路に入
力されるアドレス入力信号及びデータ入力信号のうちの
一つの信号が変化したときに第２の一定時間だけ出力信
号をアクティブにするアドレス・データ変化検出回路
と、マスク信号生成回路の出力信号がノンアクティブに
なったときに第３の一定時間だけ出力信号をアクティブ
にする第１のライトパルス発生回路と、アドレス・デー
タ変化検出回路の出力信号がアクティブになったときに
第３の一定時間だけ出力信号をアクティブにする第２の
ライトパルス発生回路とを書き込み制御回路に設けたこ
とを特徴とするものである。
【００１４】
【作用】この発明においては、書き込み回路及びメモリ
セル群の動作時間を必要最小限にし、消費電力が低減さ
れるようにする。
セル群の動作時間を必要最小限にし、消費電力が低減さ
れるようにする。
【００１５】
実施例１．図１はこの発明の実施例１における書き込み
制御回路１を示す回路図であり、６〜１４、ＣＳ、Ｗ
Ｅ、Ａ０〜ＡＮ、ＭＩ、ＣＷは前述と同様のものであ
る。ただし、Ｎ＋Ｍ＋２個の遅延素子１２には、アドレ
ス入力信号Ａ０〜ＡＮの他にデータ入力信号Ｄ０〜ＤＭ
が入力され、また、ＮＯＲゲート１４は信号ＡＤを出力
する。
制御回路１を示す回路図であり、６〜１４、ＣＳ、Ｗ
Ｅ、Ａ０〜ＡＮ、ＭＩ、ＣＷは前述と同様のものであ
る。ただし、Ｎ＋Ｍ＋２個の遅延素子１２には、アドレ
ス入力信号Ａ０〜ＡＮの他にデータ入力信号Ｄ０〜ＤＭ
が入力され、また、ＮＯＲゲート１４は信号ＡＤを出力
する。
【００１６】１５′は遅延素子１２、ＥＸ−ＯＲゲート
１３及びＮＯＲゲート１４によって構成されるアドレス
・データ変化検出回路であり、信号ＡＤを出力する。１
７は遅延素子９の出力信号を反転するインバータ、１８
は信号ＣＷを反転するインバータ、１９は信号ＣＷの変
化を一定時間ｔ3だけ遅延させる遅延素子、２０はイン
バータ１８及び遅延素子１９の出力信号の論理積をとっ
てパルス信号Ｐ1を出力するＮＡＮＤゲートである。２
１はインバータ１８、遅延素子１９及びＮＡＮＤゲート
２０によって構成されるライトパルス発生回路であり、
第１のライトパルス発生回路を構成し、パルス信号Ｐ1
を出力する。
１３及びＮＯＲゲート１４によって構成されるアドレス
・データ変化検出回路であり、信号ＡＤを出力する。１
７は遅延素子９の出力信号を反転するインバータ、１８
は信号ＣＷを反転するインバータ、１９は信号ＣＷの変
化を一定時間ｔ3だけ遅延させる遅延素子、２０はイン
バータ１８及び遅延素子１９の出力信号の論理積をとっ
てパルス信号Ｐ1を出力するＮＡＮＤゲートである。２
１はインバータ１８、遅延素子１９及びＮＡＮＤゲート
２０によって構成されるライトパルス発生回路であり、
第１のライトパルス発生回路を構成し、パルス信号Ｐ1
を出力する。
【００１７】２２は信号ＡＤを反転するインバータ、２
３は信号ＡＤの変化を一定時間ｔ3だけ遅延させる遅延
素子、２４はインバータ２２及び遅延素子２３の出力信
号の論理積をとってパルス信号Ｐ2を出力するＮＡＮＤ
ゲートである。２５はインバータ２２、遅延素子２３及
びＮＡＮＤゲート２４によって構成されるライトパルス
発生回路であり、第２のライトパルス発生回路を構成
し、パルス信号Ｐ2を出力する。２６はパルス信号Ｐ1及
びＰ2の論理積をとるＮＡＮＤゲート、２７はインバー
タ１７及びＮＡＮＤゲート２６の出力信号の論理積をと
って書き込み駆動信号ＷＤを出力するＮＡＮＤゲートで
ある。なお、パルス信号Ｐ1及びＰ2は“Ｌ”のときにア
クティブになる。
３は信号ＡＤの変化を一定時間ｔ3だけ遅延させる遅延
素子、２４はインバータ２２及び遅延素子２３の出力信
号の論理積をとってパルス信号Ｐ2を出力するＮＡＮＤ
ゲートである。２５はインバータ２２、遅延素子２３及
びＮＡＮＤゲート２４によって構成されるライトパルス
発生回路であり、第２のライトパルス発生回路を構成
し、パルス信号Ｐ2を出力する。２６はパルス信号Ｐ1及
びＰ2の論理積をとるＮＡＮＤゲート、２７はインバー
タ１７及びＮＡＮＤゲート２６の出力信号の論理積をと
って書き込み駆動信号ＷＤを出力するＮＡＮＤゲートで
ある。なお、パルス信号Ｐ1及びＰ2は“Ｌ”のときにア
クティブになる。
【００１８】また、各遅延素子１２の出力信号は、内部
アドレス信号ＡI０〜ＡIＮ、内部データ信号ＤI０〜ＤI
Ｍであり、メモリセル群３に書き込み動作を行う際のア
ドレス、データになる（後述する）。遅延素子９及び１
２の遅延時間ｔ1及びｔ2並びに遅延素子１９及び２３の
遅延時間ｔ3の間の関係は、ｔ3＜ｔ2＜ｔ1となるように
設定されている。
アドレス信号ＡI０〜ＡIＮ、内部データ信号ＤI０〜ＤI
Ｍであり、メモリセル群３に書き込み動作を行う際のア
ドレス、データになる（後述する）。遅延素子９及び１
２の遅延時間ｔ1及びｔ2並びに遅延素子１９及び２３の
遅延時間ｔ3の間の関係は、ｔ3＜ｔ2＜ｔ1となるように
設定されている。
【００１９】次に、図１に示したこの発明の実施例１の
動作について、図２のフローチャートを参照しながら説
明する。図２において、ＣＳ、ＷＥ、… ＤI０〜ＤIＭ
は図１中に現れる信号を示す。
動作について、図２のフローチャートを参照しながら説
明する。図２において、ＣＳ、ＷＥ、… ＤI０〜ＤIＭ
は図１中に現れる信号を示す。
【００２０】今、チップセレクト入力信号ＣＳ、ライト
イネーブル入力信号ＷＥの少なくとも一方が“Ｈ”であ
るとき、信号ＭＩは“Ｈ”になり、インバータ１７を介
したＮＡＮＤゲート２７の一方の入力信号が“Ｌ”にな
るため、書き込み駆動信号ＷＤは“Ｈ”になる。
イネーブル入力信号ＷＥの少なくとも一方が“Ｈ”であ
るとき、信号ＭＩは“Ｈ”になり、インバータ１７を介
したＮＡＮＤゲート２７の一方の入力信号が“Ｌ”にな
るため、書き込み駆動信号ＷＤは“Ｈ”になる。
【００２１】また、アドレス入力信号Ａ０〜ＡＮ及びデ
ータ入力信号Ｄ０〜ＤＭが不変のときに、チップセレク
ト入力信号ＣＳ及びライトイネーブル入力信号ＷＥが共
に“Ｌ”になると、遅延素子９の遅延時間ｔ1後に、信
号ＣＷは“Ｌ”から“Ｈ”に立ち上がる（図２(ａ1)、
(ａ2)参照）。ところが、信号ＣＷが“Ｈ”に立ち上が
ってもパルス信号Ｐ1は“Ｈ”のまま変わらず、また、
信号ＡＤは“Ｈ”であるからパルス信号Ｐ2も“Ｈ”で
ある。このため、パルス信号Ｐ1及びＰ2の論理積をとる
ＮＡＮＤゲート２６の出力信号は“Ｌ”であり、従っ
て、この場合には、従来の場合とは異なり書き込み駆動
信号ＷＤは“Ｈ”のままである。
ータ入力信号Ｄ０〜ＤＭが不変のときに、チップセレク
ト入力信号ＣＳ及びライトイネーブル入力信号ＷＥが共
に“Ｌ”になると、遅延素子９の遅延時間ｔ1後に、信
号ＣＷは“Ｌ”から“Ｈ”に立ち上がる（図２(ａ1)、
(ａ2)参照）。ところが、信号ＣＷが“Ｈ”に立ち上が
ってもパルス信号Ｐ1は“Ｈ”のまま変わらず、また、
信号ＡＤは“Ｈ”であるからパルス信号Ｐ2も“Ｈ”で
ある。このため、パルス信号Ｐ1及びＰ2の論理積をとる
ＮＡＮＤゲート２６の出力信号は“Ｌ”であり、従っ
て、この場合には、従来の場合とは異なり書き込み駆動
信号ＷＤは“Ｈ”のままである。
【００２２】アドレス入力信号Ａ０〜ＡＮ及びデータ入
力信号Ｄ０〜ＤＭが不変のときに、チップセレクト入力
信号ＣＳ、ライトイネーブル入力信号ＷＥが共に“Ｌ”
の状態から、少なくとも一方が“Ｈ”になると、信号Ｃ
Ｗは直ちに“Ｌ”に立ち下がり（図２(ｂ)参照）、ま
た、ｔ1後にインバータ１７の出力信号は“Ｌ”にな
る。信号ＣＷの立ち下がりを受けて、ライトパルス発生
回路２１から出力されるパルス信号Ｐ1はその後ｔ3だけ
“Ｌ”になり、また、パルス信号Ｐ2は“Ｈ”のままで
あるから、ＮＡＮＤゲート２６の出力信号はｔ3だけ
“Ｈ”になる。この結果、ＮＡＮＤゲート２７に対し
て、インバータ１７からの一方の入力信号はｔ1後に
“Ｌ”になり、ＮＡＮＤゲート２６からの他方の入力信
号はｔ3だけ“Ｈ”になり、さらに、ｔ1＞ｔ3なる関係
があるから、書き込み駆動信号ＷＤはｔ3だけ“Ｌ”に
なる（図２(ｃ)参照）。
力信号Ｄ０〜ＤＭが不変のときに、チップセレクト入力
信号ＣＳ、ライトイネーブル入力信号ＷＥが共に“Ｌ”
の状態から、少なくとも一方が“Ｈ”になると、信号Ｃ
Ｗは直ちに“Ｌ”に立ち下がり（図２(ｂ)参照）、ま
た、ｔ1後にインバータ１７の出力信号は“Ｌ”にな
る。信号ＣＷの立ち下がりを受けて、ライトパルス発生
回路２１から出力されるパルス信号Ｐ1はその後ｔ3だけ
“Ｌ”になり、また、パルス信号Ｐ2は“Ｈ”のままで
あるから、ＮＡＮＤゲート２６の出力信号はｔ3だけ
“Ｈ”になる。この結果、ＮＡＮＤゲート２７に対し
て、インバータ１７からの一方の入力信号はｔ1後に
“Ｌ”になり、ＮＡＮＤゲート２６からの他方の入力信
号はｔ3だけ“Ｈ”になり、さらに、ｔ1＞ｔ3なる関係
があるから、書き込み駆動信号ＷＤはｔ3だけ“Ｌ”に
なる（図２(ｃ)参照）。
【００２３】チップセレクト入力信号ＣＳ及びライトイ
ネーブル入力信号ＷＥが共に“Ｌ”のときに、アドレス
入力信号Ａ０〜ＡＮが変化すると、従来の場合と同様
に、信号ＡＤはｔ2だけ“Ｌ”（アクティブ）になる
（図２(ｄ1)参照）。そして、信号ＡＤの立ち下がりを
受けて、パルス信号Ｐ2はその後ｔ3だけ“Ｌ”になり、
パルス信号Ｐ1は“Ｈ”であるから、ＮＡＮＤゲート２
６の出力信号はｔ3だけ“Ｈ”になる。一方、インバー
タ１７の出力信号は“Ｈ”であるから、書き込み駆動信
号ＷＤはｔ3だけ“Ｌ”になる（図２(ｅ1)参照）。
ネーブル入力信号ＷＥが共に“Ｌ”のときに、アドレス
入力信号Ａ０〜ＡＮが変化すると、従来の場合と同様
に、信号ＡＤはｔ2だけ“Ｌ”（アクティブ）になる
（図２(ｄ1)参照）。そして、信号ＡＤの立ち下がりを
受けて、パルス信号Ｐ2はその後ｔ3だけ“Ｌ”になり、
パルス信号Ｐ1は“Ｈ”であるから、ＮＡＮＤゲート２
６の出力信号はｔ3だけ“Ｈ”になる。一方、インバー
タ１７の出力信号は“Ｈ”であるから、書き込み駆動信
号ＷＤはｔ3だけ“Ｌ”になる（図２(ｅ1)参照）。
【００２４】以上の各場合において、前述と同様に、書
き込み駆動信号ＷＤが“Ｌ”のときに、書き込み回路２
が動作（ＯＮ）し、メモリセル群３を動作させる。書き
込み駆動信号ＷＤが“Ｈ”のときには、書き込み回路２
は動作せず（ＯＦＦ）、メモリセル群３も動作しない。
また、図２から明らかなように、書き込み回路２の動作
（ＯＮ）時間は一定時間ｔ3に対応しており、非常に短
い。
き込み駆動信号ＷＤが“Ｌ”のときに、書き込み回路２
が動作（ＯＮ）し、メモリセル群３を動作させる。書き
込み駆動信号ＷＤが“Ｈ”のときには、書き込み回路２
は動作せず（ＯＦＦ）、メモリセル群３も動作しない。
また、図２から明らかなように、書き込み回路２の動作
（ＯＮ）時間は一定時間ｔ3に対応しており、非常に短
い。
【００２５】なお、書き込み箇所は内部アドレス信号Ａ
I０〜ＡIＮによって指定されるが、内部アドレス信号Ａ
I０〜ＡIＮはアドレス入力信号Ａ０〜ＡＮが変化してｔ
2時間後に変化し（図２(ｆ1)参照）、しかも、ｔ3＜ｔ2
なる関係があるため、書き込み箇所は変化前のアドレス
値によって指定される。
I０〜ＡIＮによって指定されるが、内部アドレス信号Ａ
I０〜ＡIＮはアドレス入力信号Ａ０〜ＡＮが変化してｔ
2時間後に変化し（図２(ｆ1)参照）、しかも、ｔ3＜ｔ2
なる関係があるため、書き込み箇所は変化前のアドレス
値によって指定される。
【００２６】また、チップセレクト入力信号ＣＳ及びラ
イトイネーブル入力信号ＷＥが共に“Ｌ”のときに、デ
ータ入力信号Ｄ０〜ＤＭが変化する場合も、アドレス入
力信号Ａ０〜ＡＮが変化する場合と同様の動作が行われ
（図２(ｄ2)、(ｅ2)参照）、変化前のデータが書き込ま
れる（図２(ｆ2)参照）。
イトイネーブル入力信号ＷＥが共に“Ｌ”のときに、デ
ータ入力信号Ｄ０〜ＤＭが変化する場合も、アドレス入
力信号Ａ０〜ＡＮが変化する場合と同様の動作が行われ
（図２(ｄ2)、(ｅ2)参照）、変化前のデータが書き込ま
れる（図２(ｆ2)参照）。
【００２７】
【発明の効果】以上のようにこの発明によれば、データ
の書き込みを命令し書き込み制御回路に入力する書き込
み命令信号が全てアクティブになってから第１の一定時
間後に出力信号をアクティブにするとともに書き込み命
令信号のうち少なくとも一つがノンアクティブになった
ときに直ちに出力信号をノンアクティブにするマスク信
号生成回路と、書き込み制御回路に入力されるアドレス
入力信号及びデータ入力信号のうちの一つの信号が変化
したときに第２の一定時間だけ出力信号をアクティブに
するアドレス・データ変化検出回路と、マスク信号生成
回路の出力信号がノンアクティブになったときに第３の
一定時間だけ出力信号をアクティブにする第１のライト
パルス発生回路と、アドレス・データ変化検出回路の出
力信号がアクティブになったときに第３の一定時間だけ
出力信号をアクティブにする第２のライトパルス発生回
路とを書き込み制御回路に設けたので、書き込み回路及
びメモリセル群の動作時間を必要最小限にし、消費電力
を低減できる半導体記憶装置が得られる効果がある。
の書き込みを命令し書き込み制御回路に入力する書き込
み命令信号が全てアクティブになってから第１の一定時
間後に出力信号をアクティブにするとともに書き込み命
令信号のうち少なくとも一つがノンアクティブになった
ときに直ちに出力信号をノンアクティブにするマスク信
号生成回路と、書き込み制御回路に入力されるアドレス
入力信号及びデータ入力信号のうちの一つの信号が変化
したときに第２の一定時間だけ出力信号をアクティブに
するアドレス・データ変化検出回路と、マスク信号生成
回路の出力信号がノンアクティブになったときに第３の
一定時間だけ出力信号をアクティブにする第１のライト
パルス発生回路と、アドレス・データ変化検出回路の出
力信号がアクティブになったときに第３の一定時間だけ
出力信号をアクティブにする第２のライトパルス発生回
路とを書き込み制御回路に設けたので、書き込み回路及
びメモリセル群の動作時間を必要最小限にし、消費電力
を低減できる半導体記憶装置が得られる効果がある。
【図１】この発明の実施例１を示す回路図である。
【図２】この発明の実施例１の動作を示すフローチャー
トである。
トである。
【図３】一般的な半導体記憶装置の構成を示すブロック
図である。
図である。
【図４】従来の半導体記憶装置のうちの書き込み制御回
路の部分を示す回路図である。
路の部分を示す回路図である。
【図５】従来の半導体記憶装置の動作を示すフローチャ
ートである。
ートである。
１ 書き込み制御回路 ３ メモリセル群 １１ マスク信号生成回路 １５′ アドレス・データ変化検出回路 １７ ライトパルス発生回路（第１のライトパルス発
生回路） ２５ ライトパルス発生回路（第２のライトパルス発
生回路） ＣＳ チップセレクト入力信号（書き込み命令信号） ＷＥ ライトイネーブル入力信号（書き込み命令信
号） ＣＷ マスク信号生成回路の出力信号 Ａ０〜ＡＮ アドレス入力信号 Ｄ０〜ＤＭ データ入力信号 ＡＤ アドレス・データ変化検出回路の出力信号 Ｐ1、Ｐ2 パルス信号 ｔ1 第１の一定時間 ｔ2 第２の一定時間 ｔ3 第３の一定時間
生回路） ２５ ライトパルス発生回路（第２のライトパルス発
生回路） ＣＳ チップセレクト入力信号（書き込み命令信号） ＷＥ ライトイネーブル入力信号（書き込み命令信
号） ＣＷ マスク信号生成回路の出力信号 Ａ０〜ＡＮ アドレス入力信号 Ｄ０〜ＤＭ データ入力信号 ＡＤ アドレス・データ変化検出回路の出力信号 Ｐ1、Ｐ2 パルス信号 ｔ1 第１の一定時間 ｔ2 第２の一定時間 ｔ3 第３の一定時間
Claims (1)
- 【特許請求の範囲】 【請求項１】 データを記憶するメモリセル群と前記デ
ータの前記メモリセル群への書き込み動作を制御する書
き込み制御回路とを備えた半導体記憶装置において、 データの書き込みを命令し前記書き込み制御回路に入力
する書き込み命令信号が全てアクティブになってから第
１の一定時間後に出力信号をアクティブにするとともに
前記書き込み命令信号のうち少なくとも一つがノンアク
ティブになったときに直ちに前記出力信号をノンアクテ
ィブにするマスク信号生成回路と、 前記書き込み制御回路に入力されるアドレス入力信号及
びデータ入力信号のうちの一つの信号が変化したときに
第２の一定時間だけ出力信号をアクティブにするアドレ
ス・データ変化検出回路と、 前記マスク信号生成回路の出力信号がノンアクティブに
なったときに第３の一定時間だけ出力信号をアクティブ
にする第１のライトパルス発生回路と、 前記アドレス・データ変化検出回路の出力信号がアクテ
ィブになったときに前記第３の一定時間だけ出力信号を
アクティブにする第２のライトパルス発生回路とを前記
書き込み制御回路に設けたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174241A JPH0520877A (ja) | 1991-07-16 | 1991-07-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174241A JPH0520877A (ja) | 1991-07-16 | 1991-07-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520877A true JPH0520877A (ja) | 1993-01-29 |
Family
ID=15975185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174241A Pending JPH0520877A (ja) | 1991-07-16 | 1991-07-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520877A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
-
1991
- 1991-07-16 JP JP3174241A patent/JPH0520877A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
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