JPH0520906B2 - - Google Patents
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- Publication number
- JPH0520906B2 JPH0520906B2 JP59060943A JP6094384A JPH0520906B2 JP H0520906 B2 JPH0520906 B2 JP H0520906B2 JP 59060943 A JP59060943 A JP 59060943A JP 6094384 A JP6094384 A JP 6094384A JP H0520906 B2 JPH0520906 B2 JP H0520906B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- multilayer
- semiconductor wafer
- wafers
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/834—Interconnections on sidewalls of chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、集積回路に於ける集積度を向上する
為の３次元構造を有する多層半導体装置を製造す
る方法に関する。
為の３次元構造を有する多層半導体装置を製造す
る方法に関する。
従来技術と問題点
近年の集積回路に於ける集積度の向上には著し
いものがある。
いものがある。
然しながら、半導体装置が現在の構造を彩る限
り、高集積化もいずれは限界に達するであろうこ
とは疑いのないところである。
り、高集積化もいずれは限界に達するであろうこ
とは疑いのないところである。
そこで、前記のような問題を解消する一手段と
して、複数のパツケージを積み重ねて電気的に結
合することが行われている。
して、複数のパツケージを積み重ねて電気的に結
合することが行われている。
第１図はそのような半導体装置の要部斜面図で
ある。
ある。
図に於いて、１は第１のパツケージ本体、２は
第１のパツケージ本体に設けられているピン、３
はソケツト部、４は第２のパツケージ本体をそれ
ぞれ示している。
第１のパツケージ本体に設けられているピン、３
はソケツト部、４は第２のパツケージ本体をそれ
ぞれ示している。
この半導体装置では、図示されていないが、第
２のパツケージ４にもピンが設けられていて、該
ピンをソケツト部３に挿入することに依り第１の
パツケージ１と電気的且つ機械的に結合されるも
のである。
２のパツケージ４にもピンが設けられていて、該
ピンをソケツト部３に挿入することに依り第１の
パツケージ１と電気的且つ機械的に結合されるも
のである。
この半導体装置に依ると、或る程度の集積度向
上は可能であるが、それも２〜３倍程度であり、
然程期待できる技術ではない。
上は可能であるが、それも２〜３倍程度であり、
然程期待できる技術ではない。
また、半導体装置自体を３次元構造にすること
も提案されているが、例えば、分子線エピタキシ
ヤル成長（molecular beam epitaxy：MBE）
法、レーザ・アニール法、選択的エピタキシヤル
成長法などの新技術を利用しても、安定性、再現
性などの点で多くの問題を抱えていて、数層以上
の多層構造を有する半導体装置を形成することは
不可能に近い。
も提案されているが、例えば、分子線エピタキシ
ヤル成長（molecular beam epitaxy：MBE）
法、レーザ・アニール法、選択的エピタキシヤル
成長法などの新技術を利用しても、安定性、再現
性などの点で多くの問題を抱えていて、数層以上
の多層構造を有する半導体装置を形成することは
不可能に近い。
発明の目的
本発明は、数層以上の多層構造を有する高集積
度の半導体装置を何等特殊な技術を必要とするこ
となく現用の技術で容易に製造することができる
ようにする。
度の半導体装置を何等特殊な技術を必要とするこ
となく現用の技術で容易に製造することができる
ようにする。
発明の構成
本発明に於ける多層半導体装置の製造方法は、
半導体ウエハの表面側に諸素子を形成し、次い
で、該半導体ウエハを所定厚さにする為に裏面側
をラツピング或いはエツチング等の技術にて除去
し、次いで、２枚の前記所定厚さにした半導体ウ
エハの裏面側どうしを導電性膜を介し貼着して対
の半導体ウエハとなし、次いで、該対の半導体ウ
エハの所要数を積層して多層半導体ウエハとな
し、次いで、該多層半導体ウエハを分割して多層
半導体チツプとなし、次いで、該分割に依つて露
出された該多層半導体チツプの側面に配線を形成
する工程が含まれてなることを特徴とする構成を
彩つている。
半導体ウエハの表面側に諸素子を形成し、次い
で、該半導体ウエハを所定厚さにする為に裏面側
をラツピング或いはエツチング等の技術にて除去
し、次いで、２枚の前記所定厚さにした半導体ウ
エハの裏面側どうしを導電性膜を介し貼着して対
の半導体ウエハとなし、次いで、該対の半導体ウ
エハの所要数を積層して多層半導体ウエハとな
し、次いで、該多層半導体ウエハを分割して多層
半導体チツプとなし、次いで、該分割に依つて露
出された該多層半導体チツプの側面に配線を形成
する工程が含まれてなることを特徴とする構成を
彩つている。
この構成によれば、極めて高い集積性を有する
多層半導体装置を既存の技術を用い何等の困難も
なく実現することが可能である。
多層半導体装置を既存の技術を用い何等の困難も
なく実現することが可能である。
発明の実施例
第２図乃至第８図は本発明一実施例を解説する
為の工程要所に於ける半導体ウエハ或いは半導体
チツプ（第７図及び第８図）の要部切断側面図及
び要部斜面図（第７図及び第８図）をそれぞれ表
し、以下、これ等の図を参照しつつ説明する。
為の工程要所に於ける半導体ウエハ或いは半導体
チツプ（第７図及び第８図）の要部切断側面図及
び要部斜面図（第７図及び第８図）をそれぞれ表
し、以下、これ等の図を参照しつつ説明する。
第２図参照
(a) 通常の技法を適用し、シリコンの半導体ウエ
ハ１１の表面側に諸素子を形成する。
ハ１１の表面側に諸素子を形成する。
第３図参照
(b) 半導体ウエハ１１の表面側に例えばエポキシ
樹脂１２を施してラツピング・マシーンのウエ
ハ保持台１３に固着する。
樹脂１２を施してラツピング・マシーンのウエ
ハ保持台１３に固着する。
(c) 半導体ウエハ１１の裏面側をラツピング・マ
シーンに於ける固定台１４上に設けられたラツ
プ面１５に当接し、ウエハ保持台１３を例えば
矢印のように左右動させてラツピングを行う。
シーンに於ける固定台１４上に設けられたラツ
プ面１５に当接し、ウエハ保持台１３を例えば
矢印のように左右動させてラツピングを行う。
このようにして、当初、全体で数百〔μｍ〕程
度の厚さであつた半導体ウエハ１１を約50〔μｍ〕
程度の厚さにする。
度の厚さであつた半導体ウエハ１１を約50〔μｍ〕
程度の厚さにする。
このように薄くされた半導体ウエハ１１は、そ
の機械的強度が低下するだけであつて、半導体装
置としての性能には何等の影響もないことは勿論
である。
の機械的強度が低下するだけであつて、半導体装
置としての性能には何等の影響もないことは勿論
である。
第４図参照
(d) 例えばピセン（picene：C22H14）のような
熱可塑性接着剤１６でウエハ保持台１３に固着
され、半導体ウエハ１１と同様に裏面側をラツ
ピングすることに依つて薄くされた半導体ウエ
ハ１１′を用意する。
熱可塑性接着剤１６でウエハ保持台１３に固着
され、半導体ウエハ１１と同様に裏面側をラツ
ピングすることに依つて薄くされた半導体ウエ
ハ１１′を用意する。
(e) 半導体ウエハ１１及び半導体ウエハ１１′の
裏面側どうしを対向させ、例えば銀ペーストの
ような導電性膜１７を介して接着する。
裏面側どうしを対向させ、例えば銀ペーストの
ような導電性膜１７を介して接着する。
(f) 半導体ウエハ１１′をウエハ保持台１３に固
着していた熱可塑性接着剤１６を加熱すること
に依つて除去し、トリクレンで洗浄する。
着していた熱可塑性接着剤１６を加熱すること
に依つて除去し、トリクレンで洗浄する。
このようにいて、裏面側どうしを貼着して構
成された対の半導体ウエハ１８が得られる。
成された対の半導体ウエハ１８が得られる。
第５図参照
(g) 対の半導体ウエハ１８にこれと全く同じ工程
を経て作製された対の半導体ウエハ１９を対向
させ、接着剤２０を施してから押圧治具２１で
矢印のように押圧力を加えて接着する。
を経て作製された対の半導体ウエハ１９を対向
させ、接着剤２０を施してから押圧治具２１で
矢印のように押圧力を加えて接着する。
この場合の接着剤２０としては二酸化シリコ
ン（SiO2）を主成分とするプロス（商標名：
富士通(株)製）を適用することができる。
ン（SiO2）を主成分とするプロス（商標名：
富士通(株)製）を適用することができる。
第６図参照
(h) 前記(g)の工程を繰り返すことにより、図示の
ような多層半導体ウエハ２１が完成する。
ような多層半導体ウエハ２１が完成する。
第７図参照
(i) 多層半導体ウエハ２１をレーザ・ビームにて
切断し、３次元構造を有する多層半導体チツプ
２２を形成する。
切断し、３次元構造を有する多層半導体チツプ
２２を形成する。
このようにすると、多層半導体チツプ２２の
側面には、予め、作り込んであつた電極２３が
露出される。
側面には、予め、作り込んであつた電極２３が
露出される。
第８図参照
(j) 多層半導体チツプ２２の側面をラツピングし
てから金属配線２４を形成し、その後、通常の
技術を適用して完成する。
てから金属配線２４を形成し、その後、通常の
技術を適用して完成する。
前記工程を経て完成された半導体装置は一層当
り70〔μｍ〕の厚さであつて、100層を積み重ねる
と７〔mm〕になり、１個の多層半導体チツプ２２
の集積度は従来の100倍以上になる。
り70〔μｍ〕の厚さであつて、100層を積み重ねる
と７〔mm〕になり、１個の多層半導体チツプ２２
の集積度は従来の100倍以上になる。
発明の効果
本発明に於ける多層半導体装置の製造方法は、
半導体ウエハの表面側に諸素子を形成し、次い
で、該半導体ウエハを所定厚さにする為に裏面側
をラツピング或いはエツチング等の技術にて除去
し、次いで、２枚の前記所定厚さにした半導体ウ
エハの裏面側どうしを導電性膜を介し貼着して対
の半導体ウエハとなし、次いで、該対の半導体ウ
エハの所要数を積層して多層半導体ウエハとな
し、次いで、該多層半導体ウエハを分割して多層
半導体チツプとなし、次いで、該分割に依つて露
出された該多層半導体チツプの側面に配線を形成
する工程が含まれてなることを特徴とする構成に
なつている。
半導体ウエハの表面側に諸素子を形成し、次い
で、該半導体ウエハを所定厚さにする為に裏面側
をラツピング或いはエツチング等の技術にて除去
し、次いで、２枚の前記所定厚さにした半導体ウ
エハの裏面側どうしを導電性膜を介し貼着して対
の半導体ウエハとなし、次いで、該対の半導体ウ
エハの所要数を積層して多層半導体ウエハとな
し、次いで、該多層半導体ウエハを分割して多層
半導体チツプとなし、次いで、該分割に依つて露
出された該多層半導体チツプの側面に配線を形成
する工程が含まれてなることを特徴とする構成に
なつている。
この構成を彩ることに依つて、極めて高い集積
性を有する多層半導体装置を得ることができ、し
かも、それに必要とされる技術は既存の技術の応
用であつて、何等特殊なものではないから容易に
実施することが可能である。
性を有する多層半導体装置を得ることができ、し
かも、それに必要とされる技術は既存の技術の応
用であつて、何等特殊なものではないから容易に
実施することが可能である。
第１図はパツケージを積み重ねることによつて
高集積化を図つた半導体装置の要部斜面図、第２
図乃至第６図は本発明一実施例を説明する為の工
程要所に於ける半導体ウエハの要部切断側面図、
第７図及び第８図は同じく半導体チツプ要部斜面
図をそれぞれ表している。 図に於いて、１１及び１１′は半導体ウエハ、
１２はエポキシ樹脂、１３はウエハ保持台、１４
は固定台、１５はラツプ面、１６は熱可塑性接着
剤、１７は導電性膜、１８及び１９は対の半導体
ウエハ、２０は接着剤、２１は多層半導体ウエ
ハ、２２は多層半導体チツプ、２３は電極をそれ
ぞれ示している。
高集積化を図つた半導体装置の要部斜面図、第２
図乃至第６図は本発明一実施例を説明する為の工
程要所に於ける半導体ウエハの要部切断側面図、
第７図及び第８図は同じく半導体チツプ要部斜面
図をそれぞれ表している。 図に於いて、１１及び１１′は半導体ウエハ、
１２はエポキシ樹脂、１３はウエハ保持台、１４
は固定台、１５はラツプ面、１６は熱可塑性接着
剤、１７は導電性膜、１８及び１９は対の半導体
ウエハ、２０は接着剤、２１は多層半導体ウエ
ハ、２２は多層半導体チツプ、２３は電極をそれ
ぞれ示している。
Claims (1)
- １ 半導体ウエハの表面側に諸素子を形成し、次
いで、該半導体ウエハを所定厚さにする為に裏面
側をラツピング或いはエツチング等の技術にて除
去し、次いで、２枚の前記所定厚さにした半導体
ウエハの裏面側どうしを導電性膜を介し貼着して
対の半導体ウエハとなし、次いで、該対の半導体
ウエハの所要数を積層して多層半導体ウエハとな
し、次いで、該多層半導体ウエハを分割して多層
半導体チツプとなし、次いで、該分割に依つて露
出された該多層半導体チツプの側面に配線を形成
する工程が含まれてなることを特徴とする多層半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060943A JPS60206058A (ja) | 1984-03-30 | 1984-03-30 | 多層半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060943A JPS60206058A (ja) | 1984-03-30 | 1984-03-30 | 多層半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206058A JPS60206058A (ja) | 1985-10-17 |
| JPH0520906B2 true JPH0520906B2 (ja) | 1993-03-22 |
Family
ID=13156963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59060943A Granted JPS60206058A (ja) | 1984-03-30 | 1984-03-30 | 多層半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206058A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453440A (en) * | 1987-08-25 | 1989-03-01 | Hitachi Ltd | Three-dimensional semiconductor integrated circuit device |
| EP1041624A1 (en) * | 1999-04-02 | 2000-10-04 | Interuniversitair Microelektronica Centrum Vzw | Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device |
| SG139573A1 (en) | 2006-07-17 | 2008-02-29 | Micron Technology Inc | Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods |
| SG149726A1 (en) | 2007-07-24 | 2009-02-27 | Micron Technology Inc | Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods |
| CN101809739B (zh) * | 2007-07-27 | 2014-08-20 | 泰塞拉公司 | 具有后应用的衬垫延长部分的重构晶片堆封装 |
| WO2009020572A2 (en) * | 2007-08-03 | 2009-02-12 | Tessera Technologies Hungary Kft. | Stack packages using reconstituted wafers |
| SG150396A1 (en) * | 2007-08-16 | 2009-03-30 | Micron Technology Inc | Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods |
| JP5296386B2 (ja) | 2008-01-11 | 2013-09-25 | 株式会社ディスコ | 積層デバイスの製造方法 |
| JP5221279B2 (ja) | 2008-10-22 | 2013-06-26 | 株式会社ディスコ | 積層デバイスの製造方法 |
| US7968374B2 (en) * | 2009-02-06 | 2011-06-28 | Headway Technologies, Inc. | Layered chip package with wiring on the side surfaces |
-
1984
- 1984-03-30 JP JP59060943A patent/JPS60206058A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60206058A (ja) | 1985-10-17 |
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