JPS6177352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6177352A JPS6177352A JP59198361A JP19836184A JPS6177352A JP S6177352 A JPS6177352 A JP S6177352A JP 59198361 A JP59198361 A JP 59198361A JP 19836184 A JP19836184 A JP 19836184A JP S6177352 A JPS6177352 A JP S6177352A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。特に、半導
体装置チップを複数個積層し、各チップ相互間を接続し
て、複数のチップをもって単一の半導体装置を構成する
チップオンチップ型ＩＣの製造方法に関する。
体装置チップを複数個積層し、各チップ相互間を接続し
て、複数のチップをもって単一の半導体装置を構成する
チップオンチップ型ＩＣの製造方法に関する。
半導体装置の集積度を向上するため、半導体装置チップ
を複数個積層して単一の半導体装置を構成することが提
案されている。本発明は、か−るチップオンチップ型Ｉ
Ｃ構造の半導体装置の製造方法に関する。
を複数個積層して単一の半導体装置を構成することが提
案されている。本発明は、か−るチップオンチップ型Ｉ
Ｃ構造の半導体装置の製造方法に関する。
従来技術においては、半導体装置チップと外部との接続
にはポンディングワイヤが使用されていた。複数のチッ
プを積層して単一の半導体装置を構成するチップオンチ
ップ構造の場合、チップ相互間の接続が必要であるが、
これをポンディングワイヤを使用して実現することはで
きず、チップ相互を接続するために、何らかの手段の開
発が望まれていた。
にはポンディングワイヤが使用されていた。複数のチッ
プを積層して単一の半導体装置を構成するチップオンチ
ップ構造の場合、チップ相互間の接続が必要であるが、
これをポンディングワイヤを使用して実現することはで
きず、チップ相互を接続するために、何らかの手段の開
発が望まれていた。
本発明は、この要請にこたえ、ポンディングワイヤを使
用せずにチップ相互間の接続をなすことが可能である、
半導体装置チップ積層方式の半導体装置の製造方法を提
供するものであり、その手段は、半導体装置用ウェーハ
のスクライブライン上に、該スクライブラインをまたい
で複数の貫通孔を形成し、該貫通孔中に金属埋め込み層
を形成し、同時に、該金属埋め込み層と所望の電極・配
線とを接続し、前記ウェーハを前記スクライブラインに
そって切断して周辺部に前記金属埋め込み層を有する複
数の半導体装置チップを形成し、該チップの複数個を前
記金属埋め込み層が相互に接触するように積層する工程
を有する半導体装置の製造方法と、半導体装置用ウェー
ハのスクライブライン上に、該スクライブラインをまた
いで、複数の貫通孔を形成し、該貫通孔の内面に金属層
を形成し、同時に、該金属層と所望の電極・配線とを接
続し、前記ウェーハを前記スクライブラインにそって切
断して、内面に前記金属層を有する凹部を周辺部に有す
る複数の半導体装置チップを形成し、前記凹部に対応す
る領域に導電体棒を有するパッケージ中に、前記チップ
の複数個を前記導電体棒と前記凹部とが係合接触するよ
うに積層収納する工程を有する半導体装置の製造方法と
にある。
用せずにチップ相互間の接続をなすことが可能である、
半導体装置チップ積層方式の半導体装置の製造方法を提
供するものであり、その手段は、半導体装置用ウェーハ
のスクライブライン上に、該スクライブラインをまたい
で複数の貫通孔を形成し、該貫通孔中に金属埋め込み層
を形成し、同時に、該金属埋め込み層と所望の電極・配
線とを接続し、前記ウェーハを前記スクライブラインに
そって切断して周辺部に前記金属埋め込み層を有する複
数の半導体装置チップを形成し、該チップの複数個を前
記金属埋め込み層が相互に接触するように積層する工程
を有する半導体装置の製造方法と、半導体装置用ウェー
ハのスクライブライン上に、該スクライブラインをまた
いで、複数の貫通孔を形成し、該貫通孔の内面に金属層
を形成し、同時に、該金属層と所望の電極・配線とを接
続し、前記ウェーハを前記スクライブラインにそって切
断して、内面に前記金属層を有する凹部を周辺部に有す
る複数の半導体装置チップを形成し、前記凹部に対応す
る領域に導電体棒を有するパッケージ中に、前記チップ
の複数個を前記導電体棒と前記凹部とが係合接触するよ
うに積層収納する工程を有する半導体装置の製造方法と
にある。
本発明は、半導体装置チップの周辺部の側面から上下面
にかけて導電性接続部を設け、チップを積層したときこ
れらの導電性接続部が互いに接触するようにするもの（
特許請求の範囲第１項）と、上記の導電性接続部はチッ
プの周辺部に設けられた凹部の内面に設け、一方、チッ
プ積層体が収容されるパッケージには、上記の凹部に対
応するように導電体棒を設けておき、チップ積層体をパ
ッケージに収納するにあたり、この導電体棒と」二記の
凹部とを係合させることとして、導電□体棒と凹部との
組み合わせをもって治具的機能と接続機能との双方を兼
ねさせるもの（特許請求の範囲第２項）とであり、これ
を実現するために、特許請求の範囲第１項の発明にあっ
ては、第２図に示すように、半導体装置用ウェーハｌの
スクライブライン２上に、スクライブライン２をまたい
で（チップ領域に進入するように）貫通孔３を形成した
後、第３図に示すように、この貫通孔３と金属埋め込み
層４をもって埋め、同時に、この金属埋め込み層４と所
望の電極ｅ配線５とを接続し、第４図に示すように、各
チップを切り離して周辺部に導電性接続部４を有するチ
ー２プロを複数個形成し、第５図に示すように、周辺の
導電性接続部４が互いに接触するように、これらのチッ
プ６を積層するものであり、特許請求の範囲第２項の発
明にあっては、第２図に示すように、半導体装置用ウェ
ーハｌのスクライブライン２１に、スクライブライン２
をまたいで（チップ領域に進入するように）貫通孔３を
形成した後、第６図に示すように、この貫通孔３の内面
と貫通孔３周辺の上下面とに金属層１０を形成し、同時
に、この金属層１０と所望の電極・配線５とを接続し、
第７図に示すように、各チップを切り離して、周辺部に
その内面が導電性接続部ｌＯとされている凹部３′を有
するチップ１１を複数個形成し、一方、第８図に示すよ
うに、上記の凹部３°と対応する領域に導電体棒１３が
設けられたパッケージ１４を形成し、第１図（ｂ）、（
ｃ）に示すように、凹部３゛と導電体棒１３とが係合す
るように組み立てて、接続を実現するものである。
にかけて導電性接続部を設け、チップを積層したときこ
れらの導電性接続部が互いに接触するようにするもの（
特許請求の範囲第１項）と、上記の導電性接続部はチッ
プの周辺部に設けられた凹部の内面に設け、一方、チッ
プ積層体が収容されるパッケージには、上記の凹部に対
応するように導電体棒を設けておき、チップ積層体をパ
ッケージに収納するにあたり、この導電体棒と」二記の
凹部とを係合させることとして、導電□体棒と凹部との
組み合わせをもって治具的機能と接続機能との双方を兼
ねさせるもの（特許請求の範囲第２項）とであり、これ
を実現するために、特許請求の範囲第１項の発明にあっ
ては、第２図に示すように、半導体装置用ウェーハｌの
スクライブライン２上に、スクライブライン２をまたい
で（チップ領域に進入するように）貫通孔３を形成した
後、第３図に示すように、この貫通孔３と金属埋め込み
層４をもって埋め、同時に、この金属埋め込み層４と所
望の電極ｅ配線５とを接続し、第４図に示すように、各
チップを切り離して周辺部に導電性接続部４を有するチ
ー２プロを複数個形成し、第５図に示すように、周辺の
導電性接続部４が互いに接触するように、これらのチッ
プ６を積層するものであり、特許請求の範囲第２項の発
明にあっては、第２図に示すように、半導体装置用ウェ
ーハｌのスクライブライン２１に、スクライブライン２
をまたいで（チップ領域に進入するように）貫通孔３を
形成した後、第６図に示すように、この貫通孔３の内面
と貫通孔３周辺の上下面とに金属層１０を形成し、同時
に、この金属層１０と所望の電極・配線５とを接続し、
第７図に示すように、各チップを切り離して、周辺部に
その内面が導電性接続部ｌＯとされている凹部３′を有
するチップ１１を複数個形成し、一方、第８図に示すよ
うに、上記の凹部３°と対応する領域に導電体棒１３が
設けられたパッケージ１４を形成し、第１図（ｂ）、（
ｃ）に示すように、凹部３゛と導電体棒１３とが係合す
るように組み立てて、接続を実現するものである。
以下、図面を参照しつ一１本出願に係るそれぞれの発明
に係る実施例について、さらに説明する。
に係る実施例について、さらに説明する。
第２図参照
半導体装置用ウェーハｌのスクライブライン２上に、ス
クライブライン２をまたいで複数の貫通孔３を形成する
。スクライブライン２は２００〜３００ＪＬ１１程度の
幅とすることが一般であるが、貫通孔３は、スクライブ
ライン２をまたいで、チップ領域に １００ ｐ、 ｍ
程度づつ進入するように。
クライブライン２をまたいで複数の貫通孔３を形成する
。スクライブライン２は２００〜３００ＪＬ１１程度の
幅とすることが一般であるが、貫通孔３は、スクライブ
ライン２をまたいで、チップ領域に １００ ｐ、 ｍ
程度づつ進入するように。
４００〜５００ ｇ ｍ程度の幅に形成する。この工程
は、通常のフォトリソグラフィー法とケミカルエツチン
グ法とを使用して容易に実行しうる。
は、通常のフォトリソグラフィー法とケミカルエツチン
グ法とを使用して容易に実行しうる。
第３図参照
つＣいて、貫通孔３中にアルミニウム等を埋め込むが、
このとき、埋め込み層４はチップの上面を伸延させ所望
の電極・配線５と接続する。この工程はアルミニウム蒸
着法を使用してなすリフトオフ法を使用して容易に実行
しうる。
このとき、埋め込み層４はチップの上面を伸延させ所望
の電極・配線５と接続する。この工程はアルミニウム蒸
着法を使用してなすリフトオフ法を使用して容易に実行
しうる。
第４図、第５図参照
ウェーハｌをスクライブライン２にそって切断して、周
辺部にアルミニウム埋め込み層４よりなる導電性接続部
を有する半導体装置チップ６を複数個製造する。
辺部にアルミニウム埋め込み層４よりなる導電性接続部
を有する半導体装置チップ６を複数個製造する。
これらのチップ６を積層する。このとき、第４図に示す
平面図のＡ−Ａ断面図（第５図）に示すように、アルミ
ニウム埋め込み層４が相互に接触するようにする。積層
したチップ６の固着は接着法をもって容易に可能である
。
平面図のＡ−Ａ断面図（第５図）に示すように、アルミ
ニウム埋め込み層４が相互に接触するようにする。積層
したチップ６の固着は接着法をもって容易に可能である
。
第１図（ａ）参照
パッケージはセラミックパッケージでもプラスチックパ
ッケージでも金属パッケージでもさしつかえないが、１
例としてプラスチックパッケージを使用する場合を示す
、チップ６の積層体をリードフレーム７上に取り付け、
ワイヤ８をワイヤポンドし、モールディングをなしてモ
ールドパッケージ９を形成し、リードフレームを切り離
して半導体装置を完成する。
ッケージでも金属パッケージでもさしつかえないが、１
例としてプラスチックパッケージを使用する場合を示す
、チップ６の積層体をリードフレーム７上に取り付け、
ワイヤ８をワイヤポンドし、モールディングをなしてモ
ールドパッケージ９を形成し、リードフレームを切り離
して半導体装置を完成する。
以上の工程をもって、積層されたチップ相互間の接続は
ポンディングワイヤによらず、周辺部に設けられた導電
性接続部４をもってなし、過大の平面積を必要とせず、
集積度が十分に向上している半導体装置を製造すること
ができる。
ポンディングワイヤによらず、周辺部に設けられた導電
性接続部４をもってなし、過大の平面積を必要とせず、
集積度が十分に向上している半導体装置を製造すること
ができる。
第２図参照
半導体装置用ウェーハｌのスクライブライン２上に、ス
クライブライン２をまたいで複数の貫通孔３を形成する
。スクライブライン２は２００〜３００ＪＬｍ程度の幅
とする場合が一般であるが、貫通孔３は、スクライブラ
イン２をまたいで、チップ領域に １１００ｐ程度づつ
進入するように、４００〜５００ ｇ ｍ程度の幅に形
成する。この工程は、通常のフォトリソグラフィー法と
ケミカルエツチング法とを使用して容易に実行しうる。
クライブライン２をまたいで複数の貫通孔３を形成する
。スクライブライン２は２００〜３００ＪＬｍ程度の幅
とする場合が一般であるが、貫通孔３は、スクライブラ
イン２をまたいで、チップ領域に １１００ｐ程度づつ
進入するように、４００〜５００ ｇ ｍ程度の幅に形
成する。この工程は、通常のフォトリソグラフィー法と
ケミカルエツチング法とを使用して容易に実行しうる。
第６図参照
貫通孔３の内面にアルミニウム等を蒸着またはメッキし
てアルミニウムの薄層１０を形成するが、このアルミ１
ニウムの薄層１０はチップの上面を伸延させ所望の電極
・配線５と接続する。
てアルミニウムの薄層１０を形成するが、このアルミ１
ニウムの薄層１０はチップの上面を伸延させ所望の電極
・配線５と接続する。
第７図参照
ウェーハｌをスクライブライン２にそって切断して、内
面にアルミニウムの薄層ｌＯよりなる凹状導電性接続部
３°を有するチップ１１を複数個製造する。
面にアルミニウムの薄層ｌＯよりなる凹状導電性接続部
３°を有するチップ１１を複数個製造する。
第８図参照
一方、上記のチップ１１が密着して挿入されうる凹部１
２を有し、導電体棒１３が上記の凹状導電性接続部３′
に対応する領域に設けられているセラミックパッケージ
１４を形成する。ｌはスルーホールを介して接続される
外部引き出し端子である。
２を有し、導電体棒１３が上記の凹状導電性接続部３′
に対応する領域に設けられているセラミックパッケージ
１４を形成する。ｌはスルーホールを介して接続される
外部引き出し端子である。
第１図（ｂ）、（Ｃ）参照
上記のチップ１１を、上記のパッケージ１４中に、凹状
導電性接続部３°と導電体棒１３とが接触するように、
挿入積層し、ポンディングワイヤ１５を施す。
導電性接続部３°と導電体棒１３とが接触するように、
挿入積層し、ポンディングワイヤ１５を施す。
以上の工程をもって、積層されたチップ相互間の接続は
ポンディングワイヤによらず、周辺部に設けられた凹状
導電性接続部３°と導電体棒１３との組み合わせをもっ
てなし、過大の平面積を必要とせず、集積度が十分に向
上している半導体装置を製造することができる。
ポンディングワイヤによらず、周辺部に設けられた凹状
導電性接続部３°と導電体棒１３との組み合わせをもっ
てなし、過大の平面積を必要とせず、集積度が十分に向
上している半導体装置を製造することができる。
以上説明せるとおり、本発明によれば、ポンディングワ
イヤを使用せずにチップ相互間の接続をなすことが可能
である、半導体装置チップ積層方式の半導体装置の製造
方法を提供することができる。
イヤを使用せずにチップ相互間の接続をなすことが可能
である、半導体装置チップ積層方式の半導体装置の製造
方法を提供することができる。
第１図（ａ）は、特許請求の範囲第１項記載の半導体装
置の製造方法の完了後の概念的構成図（横断面図）であ
る。第１図（ｂ）、（Ｃ）は、特許請求の範囲第２項記
載の半導体装置の製造方法の完了後の横断面図と平面図
である。第２図。 第３図、第４図、第５図は、特許請求の範囲第１項記載
の半導体装置の製造方法の重要工程完了後の、それぞれ
、ウェーハ平面図、ウェーハ平面図、チップ平面図、チ
ップ積層体横断面図である。第６図、第７図、第８図は
、特許請求の範囲第２項記載の半導体装置の製造方法の
重要工程完了後の、それぞれ、ウェーハ平面図、チップ
平面図、パッケージ横断面図である。 １Ｉ１１１−ウェーハ、 ２−・・スクライブライン、
３・・・貫通孔、 ３° ・争−凹状導電性接続部、
４・・・埋め込み層（導電性接続部）、 ５・・・電
極・配線、 ６・・・チツプ、 ７・・・リードフレ
ーム、 ３ ｍ ＊ ＊ポンディングワイヤ、
９ｅ・−モールドパッケージ、 １０・・晦アルミニ
ウムの薄層、 １１會・ｅチップ、 １２−・・凹部、
１３・・・導電体棒、１４・Φ・セラミックパッケー
ジ、 １５・・・ポン第５図 弓 第７図
置の製造方法の完了後の概念的構成図（横断面図）であ
る。第１図（ｂ）、（Ｃ）は、特許請求の範囲第２項記
載の半導体装置の製造方法の完了後の横断面図と平面図
である。第２図。 第３図、第４図、第５図は、特許請求の範囲第１項記載
の半導体装置の製造方法の重要工程完了後の、それぞれ
、ウェーハ平面図、ウェーハ平面図、チップ平面図、チ
ップ積層体横断面図である。第６図、第７図、第８図は
、特許請求の範囲第２項記載の半導体装置の製造方法の
重要工程完了後の、それぞれ、ウェーハ平面図、チップ
平面図、パッケージ横断面図である。 １Ｉ１１１−ウェーハ、 ２−・・スクライブライン、
３・・・貫通孔、 ３° ・争−凹状導電性接続部、
４・・・埋め込み層（導電性接続部）、 ５・・・電
極・配線、 ６・・・チツプ、 ７・・・リードフレ
ーム、 ３ ｍ ＊ ＊ポンディングワイヤ、
９ｅ・−モールドパッケージ、 １０・・晦アルミニ
ウムの薄層、 １１會・ｅチップ、 １２−・・凹部、
１３・・・導電体棒、１４・Φ・セラミックパッケー
ジ、 １５・・・ポン第５図 弓 第７図
Claims (2)
- （１）半導体装置用ウェーハのスクライブライン上に、
該スクライブラインをまたいで複数の貫通孔を形成し、
該貫通孔中に金属埋め込み層を形成し、同時に、該金属
埋め込み層と所望の電極・配線とを接続し、前記ウェー
ハを前記スクライブラインにそって切断して周辺部に前
記金属埋め込み層を有する複数の半導体装置チップを形
成し、該チップの複数個を前記金属埋め込み層が相互に
接触するように積層する工程を有する半導体装置の製造
方法。 - （２）半導体装置用ウェーハのスクライブライン上に、
該スクライブラインをまたいで、複数の貫通孔を形成し
、該貫通孔の内面に金属層を形成し、同時に、該金属層
と所望の電極・配線とを接続し、前記ウェーハを前記ス
クライブラインにそって切断して、内面に前記金属層を
有する凹部を周辺部に有する複数の半導体装置チップを
形成し、前記凹部に対応する領域に導電体棒を有するパ
ッケージ中に、前記チップの複数個を前記導電体棒と前
記凹部とが係合接触するように積層収納する工程を有す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198361A JPS6177352A (ja) | 1984-09-21 | 1984-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198361A JPS6177352A (ja) | 1984-09-21 | 1984-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177352A true JPS6177352A (ja) | 1986-04-19 |
Family
ID=16389827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198361A Pending JPS6177352A (ja) | 1984-09-21 | 1984-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10321214A1 (de) * | 2003-05-12 | 2004-12-30 | Infineon Technologies Ag | Verfahren zum Aufbringen elektrischer Kontaktierungselemente auf einen Chip eines Chip-Wafers und Chip |
| DE102006048583B3 (de) * | 2006-10-13 | 2008-01-31 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Bauelement mit mehreren Kontaktflächen und ein Kontaktierungsverfahren |
| JP2010506426A (ja) * | 2006-10-10 | 2010-02-25 | テッセラ，インコーポレイテッド | エッジ接続ウエハレベル積層体 |
-
1984
- 1984-09-21 JP JP59198361A patent/JPS6177352A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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