JPH05210530A - インサーキット・エミュレータ - Google Patents
インサーキット・エミュレータInfo
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- JPH05210530A JPH05210530A JP3315884A JP31588491A JPH05210530A JP H05210530 A JPH05210530 A JP H05210530A JP 3315884 A JP3315884 A JP 3315884A JP 31588491 A JP31588491 A JP 31588491A JP H05210530 A JPH05210530 A JP H05210530A
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- memory
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- circuit
- bus cycle
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Abstract
(57)【要約】
【目的】この発明は、インサーキット・エミュレータが
内部アクセス時にバスサイクル信号をターゲットに出力
させないようにして、不必要なバスサイクル信号の出力
による誤動作を防止する事を目的とする。 【構成】本発明のインサーキット・エミュレータはバス
サイクルの最初のクロックＴ1 でアクティブとなるバス
サイクル信号を出力するエバチップまたはマイクロプロ
セッサを有し、内部アクセス時にターゲットに出力する
アクティブ・レベルのバスサイクル信号をマスクする回
路を有し、ターゲット・アクセス時に余分に１ウエイト
入れる回路を有し、ターゲット・アクセス・サイクルの
２番目のクロックＴ2 にアクティブ・レベルのバスサイ
クル信号をターゲットに出力する回路を有する。
内部アクセス時にバスサイクル信号をターゲットに出力
させないようにして、不必要なバスサイクル信号の出力
による誤動作を防止する事を目的とする。 【構成】本発明のインサーキット・エミュレータはバス
サイクルの最初のクロックＴ1 でアクティブとなるバス
サイクル信号を出力するエバチップまたはマイクロプロ
セッサを有し、内部アクセス時にターゲットに出力する
アクティブ・レベルのバスサイクル信号をマスクする回
路を有し、ターゲット・アクセス時に余分に１ウエイト
入れる回路を有し、ターゲット・アクセス・サイクルの
２番目のクロックＴ2 にアクティブ・レベルのバスサイ
クル信号をターゲットに出力する回路を有する。
Description
【０００１】
【産業上の利用分野】本発明はインサーキット・エミュ
レータに関し、特にバスサイクル信号を出力する端子を
有するインサーキット・エミュレータに関するものであ
る。
レータに関し、特にバスサイクル信号を出力する端子を
有するインサーキット・エミュレータに関するものであ
る。
【０００２】
【従来の技術】まずインサーキット・エミュレータの例
を図６を用いて簡単に説明する。インサーキット・エミ
ュレータ１はマイクロプロセッサ応用製品であるターゲ
ット３のデバッグを行うための装置である。インサーキ
ット・エミュレータ１は、モニタ・プログラムが書き込
まれるモニタメモリ６、ターゲット３のメモリマップ上
のアクセス領域を切り換えるメモリバンク切り換え回路
５、ターゲット３のメモリの代わりにアクセスするエミ
ュレーションメモリ９、エミュレーション・メモリ９と
ターゲット３のメモリをターゲット・アドレスバス１３
に対するメモリマップ上に配置するマップ設定デュアル
ポートＲＡＭ１０、ホスト４から設定されたブレーク・
アドレスとターゲット・アドレスバス１３のアドレス信
号を比較しているブレークアドレス比較回路７、インサ
ーキット・エミュレータ１のメモリ・リード信号やバッ
ファ制御信号等を作り出すバス・コントロール・ユニッ
ト１１、ホスト４とのデータ通信を専門に行うホストＩ
／Ｏ３２、およびエバチップ２によって構成されてい
る。エバチップ２とは普段マイクロプロセッサに設けな
い信号端子、例えば割り込み受付端子ＴＲＰＲＱや割り
込み有効端子ＴＲＰＡＫを用意したりして、インサーキ
ット・エミュレータ１に必要な信号端子を持たせた特殊
なマイクロプロセッサである。しかしエバチップ２を使
わず普通のマイクロプロセッサを使う事もある。デバッ
グ時にターゲット３のマイクロプロセッサ用のソケット
に接続するインサーキット・エミュレータ１のターゲッ
ト・プローブ３０の先端は、マイクロプロセッサのパッ
ケージの端子配置と同じ寸法の端子を設けている。そし
てターゲット・プローブ３０の端子からはマイクロプロ
セッサと同じように信号を入出力する。
を図６を用いて簡単に説明する。インサーキット・エミ
ュレータ１はマイクロプロセッサ応用製品であるターゲ
ット３のデバッグを行うための装置である。インサーキ
ット・エミュレータ１は、モニタ・プログラムが書き込
まれるモニタメモリ６、ターゲット３のメモリマップ上
のアクセス領域を切り換えるメモリバンク切り換え回路
５、ターゲット３のメモリの代わりにアクセスするエミ
ュレーションメモリ９、エミュレーション・メモリ９と
ターゲット３のメモリをターゲット・アドレスバス１３
に対するメモリマップ上に配置するマップ設定デュアル
ポートＲＡＭ１０、ホスト４から設定されたブレーク・
アドレスとターゲット・アドレスバス１３のアドレス信
号を比較しているブレークアドレス比較回路７、インサ
ーキット・エミュレータ１のメモリ・リード信号やバッ
ファ制御信号等を作り出すバス・コントロール・ユニッ
ト１１、ホスト４とのデータ通信を専門に行うホストＩ
／Ｏ３２、およびエバチップ２によって構成されてい
る。エバチップ２とは普段マイクロプロセッサに設けな
い信号端子、例えば割り込み受付端子ＴＲＰＲＱや割り
込み有効端子ＴＲＰＡＫを用意したりして、インサーキ
ット・エミュレータ１に必要な信号端子を持たせた特殊
なマイクロプロセッサである。しかしエバチップ２を使
わず普通のマイクロプロセッサを使う事もある。デバッ
グ時にターゲット３のマイクロプロセッサ用のソケット
に接続するインサーキット・エミュレータ１のターゲッ
ト・プローブ３０の先端は、マイクロプロセッサのパッ
ケージの端子配置と同じ寸法の端子を設けている。そし
てターゲット・プローブ３０の端子からはマイクロプロ
セッサと同じように信号を入出力する。
【０００３】図７を用いてインサーキット・エミュレー
タ１の動作を詳しく説明する。
タ１の動作を詳しく説明する。
【０００４】インサーキット・エミュレータ１の動作状
態は、主にブレーク時とラン時に分けられる。ブレーク
時とはインサーキット・エミュレータ１のモニタに制御
がある状態のことを言い、ラン時はターゲットのメモリ
やインサーキット・エミュレータ１のエミュレーション
・メモリ９上のプログラムに制御がある状態を言う。エ
バチップ２のＴＲＰＡＫはブレーク時にＬレベルにな
り、ラン時にＨレベルになる。ラン時のエバチップ２の
ＴＲＰＡＫはＨレベルだが、ホストＩ／Ｏ３２によって
ブレークアドレス比較回路７に設定されたブレーク・ア
ドレスとターゲット・アドレスバス１３のアドレス信号
が一致すると、ブレークアドレス比較回路７のＴＲＰＲ
ＱはＬレベルになりエバチップ２のＴＲＰＲＱに入力さ
れてブレークが起き、エバチップ２のＴＲＰＡＫはＬレ
ベルになる。またラン時に戻る時はエバチップ２のＴＲ
ＰＡＫはＨレベルにリセットされる。
態は、主にブレーク時とラン時に分けられる。ブレーク
時とはインサーキット・エミュレータ１のモニタに制御
がある状態のことを言い、ラン時はターゲットのメモリ
やインサーキット・エミュレータ１のエミュレーション
・メモリ９上のプログラムに制御がある状態を言う。エ
バチップ２のＴＲＰＡＫはブレーク時にＬレベルにな
り、ラン時にＨレベルになる。ラン時のエバチップ２の
ＴＲＰＡＫはＨレベルだが、ホストＩ／Ｏ３２によって
ブレークアドレス比較回路７に設定されたブレーク・ア
ドレスとターゲット・アドレスバス１３のアドレス信号
が一致すると、ブレークアドレス比較回路７のＴＲＰＲ
ＱはＬレベルになりエバチップ２のＴＲＰＲＱに入力さ
れてブレークが起き、エバチップ２のＴＲＰＡＫはＬレ
ベルになる。またラン時に戻る時はエバチップ２のＴＲ
ＰＡＫはＨレベルにリセットされる。
【０００５】インサーキット・エミュレータ１にはエミ
ュレーション・メモリ９がある。ターゲット３のメモリ
に乗せるデータを、エミュレーション・メモリ９にロー
ドさせ、ターゲット３のメモリの代わりにエミュレーシ
ョン・メモリ９に対してアクセスを行なうようにする。
ュレーション・メモリ９がある。ターゲット３のメモリ
に乗せるデータを、エミュレーション・メモリ９にロー
ドさせ、ターゲット３のメモリの代わりにエミュレーシ
ョン・メモリ９に対してアクセスを行なうようにする。
【０００６】インサーキット・エミュレータ１のメモリ
アクセスについて、図７乃至図９および図２を使って説
明する。
アクセスについて、図７乃至図９および図２を使って説
明する。
【０００７】まずインサーキット・エミュレータ１のメ
モリマップについて説明する。
モリマップについて説明する。
【０００８】ラン時のシステム・アドレスバス１４のメ
モリマップ領域は、図８のようにターゲット・メモリお
よびエミュレーションメモリ９に全メモリ空間を開放し
なければならない。
モリマップ領域は、図８のようにターゲット・メモリお
よびエミュレーションメモリ９に全メモリ空間を開放し
なければならない。
【０００９】またブレーク時のインサーキット・エミュ
レータ１のメモリマップは、図９のようにターゲット・
メモリとエミュレーションメモリ９をシステム・アドレ
スバス１４のメモリマップ領域の上半分に配置する事に
よって、ブレーク時でもモニタ・プログラムからアクセ
ス出来るようにし、そして領域の下半分にモニタメモリ
６の領域を設定している。
レータ１のメモリマップは、図９のようにターゲット・
メモリとエミュレーションメモリ９をシステム・アドレ
スバス１４のメモリマップ領域の上半分に配置する事に
よって、ブレーク時でもモニタ・プログラムからアクセ
ス出来るようにし、そして領域の下半分にモニタメモリ
６の領域を設定している。
【００１０】図２に示したメモリバンク切り換え回路５
は、Ｄフリッププロック２８の出力Ｑとシステムアドレ
スバス１４のＳＡ19をエバチップのＴＲＰＡＫ信号でセ
レクトしている。これはインサーキット・エミュレータ
１制御時すなわちブレーク時と、ターゲット３制御時す
なわちラン時で、メモリマップを切り換えるためであ
る。
は、Ｄフリッププロック２８の出力Ｑとシステムアドレ
スバス１４のＳＡ19をエバチップのＴＲＰＡＫ信号でセ
レクトしている。これはインサーキット・エミュレータ
１制御時すなわちブレーク時と、ターゲット３制御時す
なわちラン時で、メモリマップを切り換えるためであ
る。
【００１１】システム・アドレスバス１４のメモリマッ
プ領域の上半分を使ってターゲット３のメモリをアクセ
スする場合、ターゲット・メモリマップ全領域の半分の
領域しかアクセス出来ない。そこで図２に示すような回
路で、システム・アドレスバス１４のメモリマップの上
半分にあるターゲット３用のメモリ領域を、ターゲット
・メモリマップ領域を上半分と下半分に分けて入れ換え
るようにする。ホストＩ／Ｏ３２からのスーパーバイザ
によるＩ／Ｏ書き込みで、ホストＩ／Ｏ３２のＨＤ0 の
値をＤフリップフロップ２８に設定し、ターゲット・ア
ドレスバス１３のＴＡ19へ出力させてＨＤ0 が１であれ
ばＴＡ19が１になり、図８のようにターゲットのメモリ
・マップの上半分がインサーキット・エミュレータ１の
システム・アドレスバス１４のメモリマップの上半分に
割り当てられる。もしホストＩ／Ｏ３２のＨＤ0 が０で
あれば、ＴＡ19が０になり、ターゲット３のメモリマッ
プの下半分がインサーキット・エミュレータ１のシステ
ム・アドレスバス１４のメモリマップの上半分に割り当
てられる。
プ領域の上半分を使ってターゲット３のメモリをアクセ
スする場合、ターゲット・メモリマップ全領域の半分の
領域しかアクセス出来ない。そこで図２に示すような回
路で、システム・アドレスバス１４のメモリマップの上
半分にあるターゲット３用のメモリ領域を、ターゲット
・メモリマップ領域を上半分と下半分に分けて入れ換え
るようにする。ホストＩ／Ｏ３２からのスーパーバイザ
によるＩ／Ｏ書き込みで、ホストＩ／Ｏ３２のＨＤ0 の
値をＤフリップフロップ２８に設定し、ターゲット・ア
ドレスバス１３のＴＡ19へ出力させてＨＤ0 が１であれ
ばＴＡ19が１になり、図８のようにターゲットのメモリ
・マップの上半分がインサーキット・エミュレータ１の
システム・アドレスバス１４のメモリマップの上半分に
割り当てられる。もしホストＩ／Ｏ３２のＨＤ0 が０で
あれば、ＴＡ19が０になり、ターゲット３のメモリマッ
プの下半分がインサーキット・エミュレータ１のシステ
ム・アドレスバス１４のメモリマップの上半分に割り当
てられる。
【００１２】エミュレーションメモリ９はターゲット３
上のメモリの代わりにアクセス出来る事は前に述べた
が、ここでもっと詳しく図７と図１０を用いて説明す
る。エミュレーション・メモリ９はターゲット３のメモ
リマップを数Ｋバイトごとに等分してメモリマップ領域
をブロック化し、ブロック単位でターゲット３上のメモ
リの代わりにアクセスされる。図７ではエミュレーショ
ンメモリ９は１ブロック分しか用意されていないが、普
通は図１０に示すように複数ブロック分用意されてい
る。
上のメモリの代わりにアクセス出来る事は前に述べた
が、ここでもっと詳しく図７と図１０を用いて説明す
る。エミュレーション・メモリ９はターゲット３のメモ
リマップを数Ｋバイトごとに等分してメモリマップ領域
をブロック化し、ブロック単位でターゲット３上のメモ
リの代わりにアクセスされる。図７ではエミュレーショ
ンメモリ９は１ブロック分しか用意されていないが、普
通は図１０に示すように複数ブロック分用意されてい
る。
【００１３】図１０に示したマップ設定用デュアルポー
トＲＡＭ１０は１６（アドレス線４本）×４（データ単
位）ビット構成である。エミュレーションメモリ０，
１，２はそれぞれ６４Ｋバイトで、全メモリマップ領域
を１６に割った中のいずれかに割り当てられたり、また
一つも割り当てなかったりする。このエミュレーション
メモリ９の領域設定、及びターゲット・メモリの領域設
定はホストＩ／Ｏ３２によって、マップ設定用デュアル
ポートＲＡＭ１０にポート１側から書き込まれる。エバ
チップ２がメモリをアクセスしようとするとＭＥＭ信号
がＬレベルになり、マップ設定デュアルポートＲＡＭ１
０のポート０がデータ出力イネーブル信号ＯＥを受け付
け、エミュレーションメモリ９やターゲット・メモリへ
アクセス信号を出力する。このアクセス信号は１つのブ
ロックに対していずれか１つのメモリ・アクセス信号だ
けアクティブ・レベルにするようにする。マップ設定デ
ュアルポートＲＡＭ１０の出力信号ＴＡＲ０すなわちタ
ーゲット・メモリ・アクセス信号は、ターゲット３へ出
力するデータサイクル信号Ｔ ＤＳおよびターゲット３
から入力されるレディ信号Ｔ ＲＤＹを有効にするため
に使われる。
トＲＡＭ１０は１６（アドレス線４本）×４（データ単
位）ビット構成である。エミュレーションメモリ０，
１，２はそれぞれ６４Ｋバイトで、全メモリマップ領域
を１６に割った中のいずれかに割り当てられたり、また
一つも割り当てなかったりする。このエミュレーション
メモリ９の領域設定、及びターゲット・メモリの領域設
定はホストＩ／Ｏ３２によって、マップ設定用デュアル
ポートＲＡＭ１０にポート１側から書き込まれる。エバ
チップ２がメモリをアクセスしようとするとＭＥＭ信号
がＬレベルになり、マップ設定デュアルポートＲＡＭ１
０のポート０がデータ出力イネーブル信号ＯＥを受け付
け、エミュレーションメモリ９やターゲット・メモリへ
アクセス信号を出力する。このアクセス信号は１つのブ
ロックに対していずれか１つのメモリ・アクセス信号だ
けアクティブ・レベルにするようにする。マップ設定デ
ュアルポートＲＡＭ１０の出力信号ＴＡＲ０すなわちタ
ーゲット・メモリ・アクセス信号は、ターゲット３へ出
力するデータサイクル信号Ｔ ＤＳおよびターゲット３
から入力されるレディ信号Ｔ ＲＤＹを有効にするため
に使われる。
【００１４】従来のインサーキット・エミュレータ１の
エバチップ２は図１１に示すようなタイミングで信号を
出力する。このタイミング・チャートはノーウエイトの
動作である。エバチップ２のＲＤＹにＴ2 以降のクロッ
クの立ち上がりで、Ｌレベル信号が入力されると、次の
クロックにウエイトが入る。
エバチップ２は図１１に示すようなタイミングで信号を
出力する。このタイミング・チャートはノーウエイトの
動作である。エバチップ２のＲＤＹにＴ2 以降のクロッ
クの立ち上がりで、Ｌレベル信号が入力されると、次の
クロックにウエイトが入る。
【００１５】ここでエバチップ２がインサーキット・エ
ミュレータ１のメモリ・アクセス時のターゲット３への
データサイクル信号Ｔ ＤＳとターゲット３からのレデ
ィ信号Ｔ ＲＤＹの制御について述べる。
ミュレータ１のメモリ・アクセス時のターゲット３への
データサイクル信号Ｔ ＤＳとターゲット３からのレデ
ィ信号Ｔ ＲＤＹの制御について述べる。
【００１６】まず図７のエバチップ２は図１２に示すよ
うにシステムアドレスバス１４を通してアドレス信号を
メモリバンク切り換え回路５へ出力する。そして、図１
２に示すようにターゲット・アドレスバス１３のアドレ
ス信号ＴＡ19の確定は、システム・アドレスバス１４の
アドレス信号の確定に比べてセレクタ２９の出力遅延分
遅くなる。またマップ設定デュアルポートＲＡＭ１０の
ＥＭＭ０信号およびＴＡＲ０信号はターゲット・アドレ
ス信号が入力されてから出力される。メモリ・アクセス
時間は２０ｎｓから３０ｎｓ位かかってしまい、システ
ム・クロックが１６ＭＨｚだとすると約半クロックに相
当する。図１２に示すようにエミュレーションメモリ・
アクセス信号のＥＭＭ０信号およびターゲット・メモリ
・アクセス信号のＴＡＲ０信号は、システム・アドレス
バス１４のアドレス信号の出力からセレクタ２９の遅延
とマップ設定デュアルポートＲＡＭ１０のアクセス遅延
によってバスサイクルの初めから半クロック程過ぎて出
力される事になる。
うにシステムアドレスバス１４を通してアドレス信号を
メモリバンク切り換え回路５へ出力する。そして、図１
２に示すようにターゲット・アドレスバス１３のアドレ
ス信号ＴＡ19の確定は、システム・アドレスバス１４の
アドレス信号の確定に比べてセレクタ２９の出力遅延分
遅くなる。またマップ設定デュアルポートＲＡＭ１０の
ＥＭＭ０信号およびＴＡＲ０信号はターゲット・アドレ
ス信号が入力されてから出力される。メモリ・アクセス
時間は２０ｎｓから３０ｎｓ位かかってしまい、システ
ム・クロックが１６ＭＨｚだとすると約半クロックに相
当する。図１２に示すようにエミュレーションメモリ・
アクセス信号のＥＭＭ０信号およびターゲット・メモリ
・アクセス信号のＴＡＲ０信号は、システム・アドレス
バス１４のアドレス信号の出力からセレクタ２９の遅延
とマップ設定デュアルポートＲＡＭ１０のアクセス遅延
によってバスサイクルの初めから半クロック程過ぎて出
力される事になる。
【００１７】エバチップ２のデータサイクル信号ＤＳは
図１１に示すようにＴ2 からアクティブ・レベルを出力
する。またエバチップ２のＲＤＹはターゲット３のレデ
ィ信号Ｔ ＲＤＹをＴ2 の立に上ちりで受け付ける。よ
ってインサーキット・エミュレータ１のモニタメモリ６
・アクセス時、マップ設定デュアルポートＲＡＭ１０の
ＴＡＲ０信号がＨレベルになり、ゲート１９，２３によ
ってエバチップ２のＤＳおよびターゲット３のＴ ＲＤ
Ｙはマスクされ、ターゲット３のメモリ・アクセス時、
マップ設定デュアルポートＲＡＭ１０のＴＡＲ０信号が
Ｌレベルになり、ゲート１９，２３はエバチップ２のＤ
Ｓおよびターゲット３のＴ ＲＤＹを有効にする。
図１１に示すようにＴ2 からアクティブ・レベルを出力
する。またエバチップ２のＲＤＹはターゲット３のレデ
ィ信号Ｔ ＲＤＹをＴ2 の立に上ちりで受け付ける。よ
ってインサーキット・エミュレータ１のモニタメモリ６
・アクセス時、マップ設定デュアルポートＲＡＭ１０の
ＴＡＲ０信号がＨレベルになり、ゲート１９，２３によ
ってエバチップ２のＤＳおよびターゲット３のＴ ＲＤ
Ｙはマスクされ、ターゲット３のメモリ・アクセス時、
マップ設定デュアルポートＲＡＭ１０のＴＡＲ０信号が
Ｌレベルになり、ゲート１９，２３はエバチップ２のＤ
Ｓおよびターゲット３のＴ ＲＤＹを有効にする。
【００１８】
【発明が解決しようとする課題】インサーキット・エミ
ュレータ１の内部メモリ・アクセス時、ターゲット３に
出力するバスサイクル信号Ｔ ＢＣＹＣはバスサイクル
の間マスクしてＨレベルにすべきだが、ターゲット・メ
モリ・アクセス信号のマップ設定デュアルポートＲＡＭ
１０のＴＡＲ０信号でマスクしても、前述したＴＡＲ０
信号の遅延より、バスサイクルが始まって半クロック後
からマスクする事になる。すなわちインサーキット・エ
ミュレータ１の内部メモリ・アクセス時、ターゲット３
にアクティブ・レベルのバスサイクル信号Ｔ ＢＣＹＣ
が半クロックは出力されマスク出来ない。従って直接タ
ーゲット３にエバチップ２のＢＣＹＣ信号を出力してい
る。
ュレータ１の内部メモリ・アクセス時、ターゲット３に
出力するバスサイクル信号Ｔ ＢＣＹＣはバスサイクル
の間マスクしてＨレベルにすべきだが、ターゲット・メ
モリ・アクセス信号のマップ設定デュアルポートＲＡＭ
１０のＴＡＲ０信号でマスクしても、前述したＴＡＲ０
信号の遅延より、バスサイクルが始まって半クロック後
からマスクする事になる。すなわちインサーキット・エ
ミュレータ１の内部メモリ・アクセス時、ターゲット３
にアクティブ・レベルのバスサイクル信号Ｔ ＢＣＹＣ
が半クロックは出力されマスク出来ない。従って直接タ
ーゲット３にエバチップ２のＢＣＹＣ信号を出力してい
る。
【００１９】インサーキット・エミュレータ１の内部メ
モリ・アクセス時すなわちターゲット・アクセス・サイ
クルでない時は、実際のマイクロプロセッサがアクティ
ブ・レベルのバスサイクル信号を出力しないように、イ
ンサーキット・エミュレータ１もターゲット３にバスサ
イクル信号を出力すべきでない。しかし、ターゲット３
にバスサイクル信号を出力しているため、ターゲット３
は誤動作する可能性がある。
モリ・アクセス時すなわちターゲット・アクセス・サイ
クルでない時は、実際のマイクロプロセッサがアクティ
ブ・レベルのバスサイクル信号を出力しないように、イ
ンサーキット・エミュレータ１もターゲット３にバスサ
イクル信号を出力すべきでない。しかし、ターゲット３
にバスサイクル信号を出力しているため、ターゲット３
は誤動作する可能性がある。
【００２０】例えば図１２のようにバスサイクルが２ク
ロックであるマイクロプロセッサを使うターゲット３に
対して、従来のインサーキット・エミュレータがブレー
グ時に、モニタメモリ６にデータをライトしようとす
る。その時、システム・アドレスバス１４上のメモリマ
ップの上半分には、ターゲット３のメモリマップの上半
分が占めているとする。またターゲット３は、データサ
イクル信号Ｔ ＤＳとは関係なく、バスサイクル信号が
インアクティブ・レベルになった時からメモリのライト
端子をアクティブ・レベルにさせ、バスサイクル信号が
インアクティブ・レベルになってから１クロック後にメ
モリのライト端子をインアクティブ・レベルにさせてい
るとする。従来のインサーキット・エミュレータ１がモ
ニタメモリ６へデータを書き込む時、バスサイクル信号
がターゲット３へ出力されているので、インサーキット
・エミュレータ１がモニタメモリ６へデータを書き込ん
だアドレスと同じ番地のターゲット３のメモリに、モニ
タメモリ６へ書き込んだのと同じデータが書き込まれる
という問題が起きる。その後、ホスト４によってラン状
態に切り換えられ、先ほど書き込まれたアドレス番地の
ターゲット・メモリを読みに行った時には、誤ったデー
タが読み込まれる。
ロックであるマイクロプロセッサを使うターゲット３に
対して、従来のインサーキット・エミュレータがブレー
グ時に、モニタメモリ６にデータをライトしようとす
る。その時、システム・アドレスバス１４上のメモリマ
ップの上半分には、ターゲット３のメモリマップの上半
分が占めているとする。またターゲット３は、データサ
イクル信号Ｔ ＤＳとは関係なく、バスサイクル信号が
インアクティブ・レベルになった時からメモリのライト
端子をアクティブ・レベルにさせ、バスサイクル信号が
インアクティブ・レベルになってから１クロック後にメ
モリのライト端子をインアクティブ・レベルにさせてい
るとする。従来のインサーキット・エミュレータ１がモ
ニタメモリ６へデータを書き込む時、バスサイクル信号
がターゲット３へ出力されているので、インサーキット
・エミュレータ１がモニタメモリ６へデータを書き込ん
だアドレスと同じ番地のターゲット３のメモリに、モニ
タメモリ６へ書き込んだのと同じデータが書き込まれる
という問題が起きる。その後、ホスト４によってラン状
態に切り換えられ、先ほど書き込まれたアドレス番地の
ターゲット・メモリを読みに行った時には、誤ったデー
タが読み込まれる。
【００２１】
【課題を解決するための手段】インサーキット・エミュ
レータはバスサイクルの最初のクロックＴ1 でアクティ
ブとなるバスサイクル信号を出力するエバチップまたは
マイクロプロセッサを有し、内部アクセス時にターゲッ
トに出力するアクティブ・レベルのバスサイクル信号を
マスクする回路を有し、ターゲット・アクセス時に余分
に１ウエイト入れる回路を有し、ターゲット・アクセス
・サイクルの２番目のクロックＴ2 にアクティブ・レベ
ルのバスサイクル信号をターゲットに出力する回路を有
する。
レータはバスサイクルの最初のクロックＴ1 でアクティ
ブとなるバスサイクル信号を出力するエバチップまたは
マイクロプロセッサを有し、内部アクセス時にターゲッ
トに出力するアクティブ・レベルのバスサイクル信号を
マスクする回路を有し、ターゲット・アクセス時に余分
に１ウエイト入れる回路を有し、ターゲット・アクセス
・サイクルの２番目のクロックＴ2 にアクティブ・レベ
ルのバスサイクル信号をターゲットに出力する回路を有
する。
【００２２】
【実施例】次に、図１を参照しながら、本発明の一実施
例を説明する。
例を説明する。
【００２３】従来のインサーキット・エミュレータ１は
常時、ターゲット３に図１１の様なバスサイクル信号Ｂ
ＣＹＣを出力していた。そこでインサーキット・エミュ
レータ１にＤフリップフロップ２５，ゲート１８，マッ
プ設定デュアルポートＲＡＭ１０およびゲート２０を用
いて、余分に１ウエイト動作をさせる。そして、マップ
設定デュアルポートＲＡＭ１０，ゲート１７，１９およ
びＤフリップフロップ２４，２５を用いてバスサイクル
信号やデータサイクル信号を１クロック遅らせて出力
し、ターゲット３からはあたかもインサーキット・エミ
ュレータ１が１アイドル・クロックを入れたかのように
見えるようにする。
常時、ターゲット３に図１１の様なバスサイクル信号Ｂ
ＣＹＣを出力していた。そこでインサーキット・エミュ
レータ１にＤフリップフロップ２５，ゲート１８，マッ
プ設定デュアルポートＲＡＭ１０およびゲート２０を用
いて、余分に１ウエイト動作をさせる。そして、マップ
設定デュアルポートＲＡＭ１０，ゲート１７，１９およ
びＤフリップフロップ２４，２５を用いてバスサイクル
信号やデータサイクル信号を１クロック遅らせて出力
し、ターゲット３からはあたかもインサーキット・エミ
ュレータ１が１アイドル・クロックを入れたかのように
見えるようにする。
【００２４】バスサイクルの初めに１クロック余裕があ
れば何とかインサーキット・エミュレータ１のアクセス
かターゲット３のアクセスかが判断出来るので、ターゲ
ット３へのアクティブ・レベルのバスサイクル信号は必
ず１クロック後から出力するようにする。言い換える
と、もしターゲット・アクセスであれば、１クロック後
のＴ2 から初めてアクティブ・レベルのバスサイクル信
号を出力するようにし、バスサイクルの初めの１クロッ
クはＴ1 時アクティブ・レベルのバスサイクル信号をタ
ーゲット３へは常に出力させないようにする。
れば何とかインサーキット・エミュレータ１のアクセス
かターゲット３のアクセスかが判断出来るので、ターゲ
ット３へのアクティブ・レベルのバスサイクル信号は必
ず１クロック後から出力するようにする。言い換える
と、もしターゲット・アクセスであれば、１クロック後
のＴ2 から初めてアクティブ・レベルのバスサイクル信
号を出力するようにし、バスサイクルの初めの１クロッ
クはＴ1 時アクティブ・レベルのバスサイクル信号をタ
ーゲット３へは常に出力させないようにする。
【００２５】データサイクル信号はバスサイクル信号に
合わせてアクティブ時になって１クロック後からアクテ
ィブ・レベルをターゲット３へ出力するようにする。
合わせてアクティブ時になって１クロック後からアクテ
ィブ・レベルをターゲット３へ出力するようにする。
【００２６】ゲート２０はターゲット・アクセス時、余
分に１ウエイト入れるためＴ２でＬレベルになる。ゲー
ト２１は内部アクセス時に入力のインサーキット・エミ
ュレータ１のレディ信号を有効にする。ゲート２３はタ
ーゲット・アクセス時にターゲット３のレディ信号を有
効にする。そしてゲート２２は、ゲート２０，２１，２
３のいずれかが出力がＬレベルになった時、Ｌレベルを
エバチップ２のＲＤＹに出力する。
分に１ウエイト入れるためＴ２でＬレベルになる。ゲー
ト２１は内部アクセス時に入力のインサーキット・エミ
ュレータ１のレディ信号を有効にする。ゲート２３はタ
ーゲット・アクセス時にターゲット３のレディ信号を有
効にする。そしてゲート２２は、ゲート２０，２１，２
３のいずれかが出力がＬレベルになった時、Ｌレベルを
エバチップ２のＲＤＹに出力する。
【００２７】図３にはターゲット・メモリに対してノー
ウエイト・アクセスの時のタイミングチャートを示して
いる。エバチップ２はメモリバンク切り換え回路５へア
ドレス信号を出力し、メモリバンク切り換え回路５はタ
ーゲット・アドレスバス１３へアドレス信号を出力す
る。ターゲット・アドレスバス１３のアドレス信号はマ
ップ設定デュアルポートＲＡＭ１０へ入力され、ＴＡＲ
０信号を図３に示したように出力する。これは従来の技
術で説明した図１２のマップ設定デュアルポートＲＡＭ
１０のＴＡＲ０の出力とタイミングは同じである。ゲー
ト１８の出力からはバスサイクルの２番目のクロックＴ
2 時にＬレベルを出力する。エバチップ２のＲＤＹにＴ
2 以降のクロックの立ち上がりで、Ｌレベル信号が入力
されるとウエイトが掛かる。ゲート２０の出力はターゲ
ット・アクセス時にゲート１８の出力信号がゲート２２
を通してエバチップ２のＲＤＹに入力され、強制的に１
ウエイト入れる。
ウエイト・アクセスの時のタイミングチャートを示して
いる。エバチップ２はメモリバンク切り換え回路５へア
ドレス信号を出力し、メモリバンク切り換え回路５はタ
ーゲット・アドレスバス１３へアドレス信号を出力す
る。ターゲット・アドレスバス１３のアドレス信号はマ
ップ設定デュアルポートＲＡＭ１０へ入力され、ＴＡＲ
０信号を図３に示したように出力する。これは従来の技
術で説明した図１２のマップ設定デュアルポートＲＡＭ
１０のＴＡＲ０の出力とタイミングは同じである。ゲー
ト１８の出力からはバスサイクルの２番目のクロックＴ
2 時にＬレベルを出力する。エバチップ２のＲＤＹにＴ
2 以降のクロックの立ち上がりで、Ｌレベル信号が入力
されるとウエイトが掛かる。ゲート２０の出力はターゲ
ット・アクセス時にゲート１８の出力信号がゲート２２
を通してエバチップ２のＲＤＹに入力され、強制的に１
ウエイト入れる。
【００２８】エバチップ２のバスサイクル信号ＢＣＹＣ
はマスクされず、Ｄフリップフロップ２４によって１ク
ロック遅れて図３に示したようにＴ2 にアクティブ・レ
ベルＬが出力される。これによってターゲット３に対し
てはＴ1 時に１アイドル・クロックが入ったかのように
なる。
はマスクされず、Ｄフリップフロップ２４によって１ク
ロック遅れて図３に示したようにＴ2 にアクティブ・レ
ベルＬが出力される。これによってターゲット３に対し
てはＴ1 時に１アイドル・クロックが入ったかのように
なる。
【００２９】ターゲット３に出力するデータサイクル信
号Ｔ ＤＳはエバチップ２のＤＳとその信号を１クロッ
ク遅らせたＤフリップフロップ２５の出力Ｑから作りだ
し、マスクされずに図３のようにアクティブ信号が出力
される。
号Ｔ ＤＳはエバチップ２のＤＳとその信号を１クロッ
ク遅らせたＤフリップフロップ２５の出力Ｑから作りだ
し、マスクされずに図３のようにアクティブ信号が出力
される。
【００３０】マップ設定デュアルポートＲＡＭ１０のＴ
ＡＲ０の出力すなわちターゲット・メモリ・アクセス信
号がＬレベルであるため、レディ回路１６のＩ ＲＤＹ
信号はマスクされ、ゲート２１の出力はＨレベルにな
る。
ＡＲ０の出力すなわちターゲット・メモリ・アクセス信
号がＬレベルであるため、レディ回路１６のＩ ＲＤＹ
信号はマスクされ、ゲート２１の出力はＨレベルにな
る。
【００３１】ターゲット３のノーウエイト・アクセス時
なので、Ｔ ＲＤＹはＴW1時はＨレベルになる。なぜな
らターゲット３にとってはＴ2 が事実上の１クロック目
に当たり、ＴW1が２クロック目に当たるからである。よ
ってゲート２３の出力はＴW1時にＨレベルになり、ゲー
ト２０，２１の出力もＨレベルになるので、ゲート２２
の出力はＨレベルになり、エバチップ２のＲＤＹはＨレ
ベルが入力され、もうそれ以上ウエイトが入らなくな
る。
なので、Ｔ ＲＤＹはＴW1時はＨレベルになる。なぜな
らターゲット３にとってはＴ2 が事実上の１クロック目
に当たり、ＴW1が２クロック目に当たるからである。よ
ってゲート２３の出力はＴW1時にＨレベルになり、ゲー
ト２０，２１の出力もＨレベルになるので、ゲート２２
の出力はＨレベルになり、エバチップ２のＲＤＹはＨレ
ベルが入力され、もうそれ以上ウエイトが入らなくな
る。
【００３２】同様にターゲット・メモリの１ウエイト・
アクセス時は、図４に示すようにターゲット３のＴ Ｒ
ＤＹがＴW1でインアクティブＬになり、エバチップ２の
ＲＤＹには２クロック分のインアクティブ・レベルＬが
入力され、２ウエイト掛かる。ターゲットにとってＴ1
はアイドル・サイクルであり、事実上Ｔ2 がバスサイク
ルの初めのクロックなので１ウエイト動作をしているよ
うに見える。ターゲットに出力するデータサイクル信号
Ｔ ＤＳは図４に示すように、１ウエイト動作の１クロ
ック分ＴW1がＴW2まで延びたようになる。
アクセス時は、図４に示すようにターゲット３のＴ Ｒ
ＤＹがＴW1でインアクティブＬになり、エバチップ２の
ＲＤＹには２クロック分のインアクティブ・レベルＬが
入力され、２ウエイト掛かる。ターゲットにとってＴ1
はアイドル・サイクルであり、事実上Ｔ2 がバスサイク
ルの初めのクロックなので１ウエイト動作をしているよ
うに見える。ターゲットに出力するデータサイクル信号
Ｔ ＤＳは図４に示すように、１ウエイト動作の１クロ
ック分ＴW1がＴW2まで延びたようになる。
【００３３】次にインサーキット・エミュレータ１のメ
モリをノーウエイト・アクセスする時の動作を図１およ
び図５によって説明する。インサーキット・エミュレー
タのメモリはノーウエイト・アクセス固定とする。
モリをノーウエイト・アクセスする時の動作を図１およ
び図５によって説明する。インサーキット・エミュレー
タのメモリはノーウエイト・アクセス固定とする。
【００３４】インサーキット・エミュレータ１のメモリ
をアクセスする場合、図１のターゲット・アクセス信号
であるマップ設定デュアルポートＲＡＭ１０のＴＡＲ０
の出力はインアクティブ・レベルＨになり、ゲート２０
の出力はＨレベルになり、強制的に１ウエイト入らず、
インサーキット・エミュレータのレディ回路１６の出力
Ｉ ＲＤＹはマスクされず、ゲート２２を通してエバチ
ップ２のＲＤＹに入力される。ノーウエイト動作なので
レディ回路１６はアクティブ・レベルＨを出力し、エバ
チップ２はウエイト動作をしない。このタイミング動作
は図５によって示される。図５に示すようにインサーキ
ット・エミュレータ１の内部アクセス時はターゲット３
へアクティブ・レベルのバスサイクル信号Ｔ ＢＣＹＣ
を出力しない。
をアクセスする場合、図１のターゲット・アクセス信号
であるマップ設定デュアルポートＲＡＭ１０のＴＡＲ０
の出力はインアクティブ・レベルＨになり、ゲート２０
の出力はＨレベルになり、強制的に１ウエイト入らず、
インサーキット・エミュレータのレディ回路１６の出力
Ｉ ＲＤＹはマスクされず、ゲート２２を通してエバチ
ップ２のＲＤＹに入力される。ノーウエイト動作なので
レディ回路１６はアクティブ・レベルＨを出力し、エバ
チップ２はウエイト動作をしない。このタイミング動作
は図５によって示される。図５に示すようにインサーキ
ット・エミュレータ１の内部アクセス時はターゲット３
へアクティブ・レベルのバスサイクル信号Ｔ ＢＣＹＣ
を出力しない。
【００３５】
【発明の効果】従来のインサーキット・エミュレータは
図１２に示したように、内部アクセス時にアクティブ・
レベルのバスサイクル信号をターゲットに出力させて誤
動作を引き起こしていた。しかし、本発明のインサーキ
ット・エミュレータはターゲット・アクセス時に１アイ
ドル・クロックを入れてからアクティブ・レベルのバス
サイクル信号を出力するようにし、バスサイクルの最初
のクロックはバスサイクル信号を必ずマスクし、内部ア
クセス時にターゲットにアクティブ・レベルのバスサイ
クル信号が出力されるのを防いでいる。これによって内
部アクセス時にアクティブ・レベルのバスサイクル信号
をターゲットに出力する事による誤動作はなくなる。
図１２に示したように、内部アクセス時にアクティブ・
レベルのバスサイクル信号をターゲットに出力させて誤
動作を引き起こしていた。しかし、本発明のインサーキ
ット・エミュレータはターゲット・アクセス時に１アイ
ドル・クロックを入れてからアクティブ・レベルのバス
サイクル信号を出力するようにし、バスサイクルの最初
のクロックはバスサイクル信号を必ずマスクし、内部ア
クセス時にターゲットにアクティブ・レベルのバスサイ
クル信号が出力されるのを防いでいる。これによって内
部アクセス時にアクティブ・レベルのバスサイクル信号
をターゲットに出力する事による誤動作はなくなる。
【図１】本発明の好適なインサーキット・エミュレータ
の構成図。
の構成図。
【図２】本発明のインサーキット・エミュレータのアド
レスバス切り換え回路図。
レスバス切り換え回路図。
【図３】本発明のインサーキット・エミュレータのター
ゲット・アクセス時におけるノーウエイト動作のタイミ
ングチャート。
ゲット・アクセス時におけるノーウエイト動作のタイミ
ングチャート。
【図４】本発明のインサーキット・エミュレータのター
ゲット・アクセス時における１ウエイト動作のタイミン
グチャート。
ゲット・アクセス時における１ウエイト動作のタイミン
グチャート。
【図５】本発明のインサーキット・エミュレータの内部
アクセス時におけるノーウエイト動作のタイミングチャ
ート。
アクセス時におけるノーウエイト動作のタイミングチャ
ート。
【図６】インサーキット・エミュレータのブロック構成
図。
図。
【図７】従来のインサーキット・エミュレータの構成
図。
図。
【図８】インサーキット・エミュレータにおけるラン時
のメモリマップ。
のメモリマップ。
【図９】インサーキット・エミュレータにおけるブレー
ク時のメモリマップ。
ク時のメモリマップ。
【図１０】エミュレーションメモリおよびターゲット・
メモリの領域を設定したマップ設定デュアルポートＲＡ
Ｍの説明図。
メモリの領域を設定したマップ設定デュアルポートＲＡ
Ｍの説明図。
【図１１】エバチップのノーウエイト時の出力信号のタ
イミングチャート。
イミングチャート。
【図１２】従来のインサーキット・エミュレータの内部
アクセス時におけるノーウエイト動作のバスサイクル信
号についてのタイミングチャート。
アクセス時におけるノーウエイト動作のバスサイクル信
号についてのタイミングチャート。
Claims (1)
- 【請求項１】 バスサイクルの最初のクロックＴ1 でア
クティブとなるバスサイクル信号を出力するエバチップ
またはマイクロプロセッサを有し、内部アクセス時にタ
ーゲットに出力するアクティブ・レベルのバスサイクル
信号をマスクする回路を有し、ターゲット・アクセス時
に余分に１ウエイト入れる回路を有し、ターゲット・ア
クセス・サイクルの２番目のクロックＴ2 にアクティブ
・レベルのバスサイクル信号をターゲットに出力する回
路を有することを特徴とするインサーキット・エミュレ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315884A JP2765318B2 (ja) | 1991-11-29 | 1991-11-29 | インサーキット・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315884A JP2765318B2 (ja) | 1991-11-29 | 1991-11-29 | インサーキット・エミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210530A true JPH05210530A (ja) | 1993-08-20 |
| JP2765318B2 JP2765318B2 (ja) | 1998-06-11 |
Family
ID=18070764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315884A Expired - Lifetime JP2765318B2 (ja) | 1991-11-29 | 1991-11-29 | インサーキット・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765318B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241643A (ja) * | 1987-03-30 | 1988-10-06 | Toshiba Corp | デバツグ装置 |
| JPH0219932A (ja) * | 1988-07-08 | 1990-01-23 | Nec Corp | マイクロプロセッサ開発支援装置 |
-
1991
- 1991-11-29 JP JP3315884A patent/JP2765318B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241643A (ja) * | 1987-03-30 | 1988-10-06 | Toshiba Corp | デバツグ装置 |
| JPH0219932A (ja) * | 1988-07-08 | 1990-01-23 | Nec Corp | マイクロプロセッサ開発支援装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765318B2 (ja) | 1998-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980303 |