JPH05210595A

JPH05210595A - メモリシステム

Info

Publication number: JPH05210595A
Application number: JP4189006A
Authority: JP
Inventors: Russell W Lavallee; ラッセル・ウィリアム・ラバリー; Donald G O'brien; ドナルド・ジョージ・オブライエン; Michael Rubino; マイケル・ラビノ; William W Shen; ウィリアム・ウー・シェン; George C Wellwood; ジョージ・チャールズ・ウェルウッド
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-09-05
Filing date: 1992-07-16
Publication date: 1993-08-20
Also published as: EP0530554A2; US5267242A

Abstract

(57)【要約】【目的】ＥＣＣデータワードのかなり多数の欠陥ビット
位置を動的に識別可能にする。【構成】このメモリシステムは、ＥＣＣデータワード内
の各データビットのための記録カウンタを保持する。そ
の一つのカウンタが所定しきい値を超えてインクリメン
トされる時に、そのシステムが故障ビット位置を取り替
えるために、スペアリングを呼び出す。欠陥チップを取
り替えるように、予備チップが特別に設計されている時
では、そのシステムは、ビットステアリングが呼び出さ
れた後でさえも、予備チップと並列に欠陥チップへの書
込みを継続する。これにより、取り替えチップが偶然に
オフラインとなった場合に、取り替えチップ上のデータ
の信頼性を高める。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンピュータメモリ
記憶装置システム、特に、スクラビングおよびスペアリ
ングを使用する記憶装置システムに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来で
は、ソフト（一時的）エラー及び／又はハード（非一時
的）エラーによって生じた欠陥データワードビット位置
を回復可能な半導体メモリの種々の装置が提案されてい
る。一例として、データワードは、７２ビット位置から
なり、その６４ビット位置がデータを記憶し、８ビット
位置がエラー訂正検査バイトのために使用される。メモ
リと関連する適切なエラー訂正システムによって処理さ
れる時に、このエラー訂正検査バイトは、ワード中の何
れか一つのビット位置における単一ビットエラーを自動
的に訂正することができる。大部分のシステムは、複数
ビットエラーを検出することもでき、一般的に正しいデ
ータビットを誤って訂正することがないように、符号の
見地から設計されている。

【０００３】従来技術は、二重ビットエラーの訂正のた
めのシステムをも含む。論文「多重エラー訂正」（ MUL
TIPLE ERROR CORRECTION")（ＩＢＭＴＤＢ、VOL.13,N
o.8,JAN 1971,Pg.2190) には、自動的に多重ビットエラ
ーを訂正するための回路が記載されている。二重エラー
が検出される時に、メモリからフェッチされたワードが
エラーレジスタへ読み込まれ、また、そのフェッチされ
たワードと相補的なものが元のメモリロケーションに書
き戻される。そして、そのフェッチされたワードと相補
的なものについてフェッチサイクルが実行される。その
ワード及びその相補的なものがエクスクルーシブＯＲゲ
ートにおいて比較され、故障ビットのロケーションが識
別される。この情報は、元のフェッチされたワード中の
正しくないビットを補完するのに利用される。故障ビッ
トについてのこの情報は、エラーのアドレス位置ととも
に記憶もされる。エラーが後で検出され、以前のエラー
のアドレスと一致するアドレスが存在する時に、新たな
エラー中の故障ビットが自動的に訂正される。相補／再
相補型アルゴリズムと共にエラー訂正符号（ＥＣＣ）検
査シンドロームを使用することによって二重ビットエラ
ーを訂正する他の方式は、論文「多重メモリエラー訂
正」（ MULTIPLE MEMORY ERROR CORRECTION")（ＩＢＭ
ＴＤＢ、VOL.24,No.6,NOV 1981,Pg.2690) に記載され
ている。

【０００４】リフレッシュサイクル中でメモリアレイに
生じ易いソフトエラーを訂正するために、多くの従来シ
ステムは、「スクラビング（scrubbing)」として知られ
ている技術を実施している。スクラビングサイクルの
間、アレイ中の各メモリロケーションは、順次アクセス
され、その中のデータが読出される。典型的には、ＥＣ
Ｃロジックは、各データワードを検査し、単一ビットエ
ラーを訂正する。そして、データがメモリに再記憶され
る。若し、単一ビットエラーがソフトエラーに関連して
いるならば、この再記憶動作は、ソフト故障である悪い
データを訂正後のデータに置き換えるものである。

【０００５】従来技術は、半導体メモリ中のある種の故
障状態は、データビットが故障位置から読出される時
に、基本的にそれは常に２進値の一方あるいは他方であ
るというデータ依存性を認識している。このようなエラ
ーは、一般にハードエラーと称されている。単一ビット
エラーがソフトエラーであるか、ハードエラーであるか
を決定するために、スクラビング中に作動されるメカニ
ズムは、論文「単一ビットメモリエラーの種類の決定す
るためのハードウエアメカニズム」（ HARDWAREMECHANI
SM TO DETERMINE THE TYPE OF SINGLE BIT MEMORY ERRO
R")（ＩＢＭＴＤＢ、VOL.32,No.4B,SEP 1989,Pg.241)
に記載されている。

【０００６】大抵の単一及び二重ビットハードエラー
は、ソフトエラーのために利用されているのと同一のエ
ラー訂正方法を使用して訂正されることができる。但
し、いくらかのハードエラーは、訂正不能である。元々
その位置に書込まれた値と異なる一つの２進値を最初の
欠陥ビット位置が含むのと同時に、ある他のビット位置
に、ハードあるいはソフトのランダムエラーが生じる時
のみに、訂正不能なエラーが発生する。「ハードエラ
ー」を有するデータワード中のビット位置は、結局、訂
正不能なエラーが生じる見込みが本質的に増大されてい
る。このようなデータワードは、常に少なくとも単一ビ
ットエラーを含むので、何らかの追加的なハードあるい
はソフトエラーの発生は、データワードが訂正不能とな
ることの原因となる。

【０００７】ビット位置がハードエラーによって故障し
ている事例を処理するために、「スペアリング (sparin
g)」として知られるケイパビリティをいくつかの従来シ
ステムが備えている。スペアリング（ビットステリアリ
ング（steering）としても知られている）とは、取り替
えチップからのビットを欠陥ビット位置内へ論理的に操
舵し、効果的に欠陥ビット位置を取り替えることによっ
て、識別された欠陥ビット位置を取り替えることであ
る。一例として、米国特許第４，５８４，６８２号（Sh
ah他）では、同一デコーダによってアクセスされるビッ
ト位置における二つのエラーの協働の結果として訂正不
能なエラー状態が生じる時に、障害チップに代えて予備
チップを使用するためにアレイ置き換え方式が使用さ
れ、一方、ビット入れ換え装置は、異なるデコーダによ
ってアクセスされる位置でそれらが生じる時に、障害ビ
ットの協働を解除するために使用される。

【０００８】論文「記憶装置モジュールの動的スペアリ
ング」（ DYNAMIC SPARING OF STORAGE MODULES") （Ｉ
ＢＭＴＤＢ、VOL.29,No.7,DEC 1986,pp.2828-2829)に
は、システムを中断せずに、動的に記憶装置モジュール
をスペアリングする方法が言及されている。この方法
は、予備モジュールによる取り替えばかりでなく、障害
記憶装置モジュールの検出をも含んでいる。メモリは、
唯一の記憶装置モジュールとメモリワードの各ビットが
関連するように、構成されるか、マッピングされてい
る。上述の論文の方法は、スクラビング（その検出段階
において記憶装置サブシステムから訂正可能なソフトエ
ラーを取り去るために使用される従来技術）の使用をあ
てにしている。スクラビング中、エラー訂正符号（ＥＣ
Ｃ）は、それが読出し、また、再書込む各ワードに関し
て、シンドローム（すなわち、データワードの正しさに
ついての情報を有するように符号化されている一連のビ
ット）を生成する。所定のスクラブパス中、単一ビット
エラー（ＳＢＥ）発生のシンドロームは保持される。若
し、そのスクラブパス中、同一のシンドロームがＮ回以
上生じると、シンドロームで指示されたビットは、スペ
アリングのために識別される。次のスクラブパス中、当
該ビットは、旧いロケーションおよび予備ロケーション
の両者に戻して記憶される。このパスの終了で予備ビッ
トは使用へ切り替えられる。これによって、システムが
最小限の影響でもって、当該記憶装置を動作させ、使用
することができる。

【０００９】上述のシステムは、メモリ信頼性の程度を
高めることができるが、未解決の多数の問題を残してい
る。例えば、単一のＥＣＣデータワード中で同時に２以
上のエラーが同時に生じる場合、上述のエラー訂正方法
の全ては、駄目になる。データワードが２重ビットエラ
ーよりも多い場合では、正しい結果が保証されない。さ
らに、同一のＥＣＣデータワード中で同時に２より多い
エラーが発生する場合では、エラーのビットロケーショ
ンがＥＣＣツリーから識別できず、従って、適切なタイ
ミングで故障ビット位置を入れ替える点で、スペアリン
グシステムのケイパビリティを制限する。このように、
スペアリングシステムがその実現のためにＥＣＣをあて
にしないこと、並びにＥＣＣデータワードの全てのビッ
ト中の永久データエラーを同時に識別できることが必要
である。

【００１０】

【課題を解決するための手段】上述の見地から、この発
明の目的は、チップスペアリングプロセスの改良、すな
わち、ＥＣＣデータワード中のかなり多数の欠陥ビット
位置が動的に識別可能であり、特定の基準に達した時
に、コンピュータシステムのエンドユーザにとってトラ
ンスペアレントな方法で欠陥ビット位置がスペアリング
可能なものである。

【００１１】好ましい実施例においては、各メモリチッ
プ上のハードエラー数を識別および記録することによっ
て、メモリ記憶装置システムが保全されるように、改良
されたスクラビングおよびスペアリングを有する記憶装
置システムが提供される。このシステムは、ＥＣＣデー
タワード中の各データビットのために記録カウンタを保
持する。カウンタの一つが所定しきい値を超えてインク
リメントされる時に、そのシステムは、スペアリングを
呼び出し、障害ビット位置を取り替える。予備チップが
欠陥チップを取り替えるために、特に設計されている時
に、そのシステムは、ビットステアリング(steering)が
呼び出された後でさえも、予備チップと並列に、欠陥チ
ップへの書込みを続ける。これは、偶然にオフラインに
なった場合に、予備チップ上のデータの信頼性を高める
のに役立つ。有利な点として、取り替えられるチップの
内容の連続的な更新によって、取り替えチップのための
部分的なバックアップとして、その機能しているメモリ
を使用することができる。

【００１２】この発明の上述した目的、および他の目
的、態様、利点は、以下の図面を参照したこの発明の好
ましい実施例の詳細な記述から明らかであろう。

【００１３】

【実施例】以下、この発明について図１〜図１０を参照
して説明する。図１は、ＩＢＭEnterprise Systems Arc
hitecture/３９０（ＥＳＡ／３９０）に適合する種類の
中央電子複合体（ＣＥＣ）のブロック図である。従来の
ように、図１のＣＥＣは、３個の中央プロセッサ１０２
ａ〜１０２ｃを有している。各中央プロセッサ（ＣＰ）
は、それ自身の在来型の第１レベル高速バッファ（Ｌ
１）１０４ａ〜１０４ｃを有している。これらのＬ１
は、全ＣＰにより共有されている第２レベル高速バッフ
ァ（Ｌ２）１０６に接続される。このＬ２１０６は、
システムコントロールエレメント（ＳＣＥ）１１８を通
して、主記憶装置としても知られる中央記憶装置１０８
へ接続される。一般的な用語「記憶装置」は、何れかの
レベルの高速バッファ（１０４ａ〜１０４ｃあるいは１
０６）、中央記憶装置１０８自身、またはメモリのため
に使用される主記憶アレイ（ＭＳＡ）内に存在している
データを指すのに使用される。

【００１４】図１のＣＥＣは、相互接続通信エレメント
（ＩＣＥ）１１０Ａをも含む。これは、ＳＣＥ１１８、
拡張記憶装置（ＥＳ）１１２およびチャンネルサブシス
テム１１０Ｂ間のデータ伝送および通信を制御する。Ｉ
ＣＥ１１０Ａおよびチャンネルサブシステム１１０Ｂ
は、まとめてＩ／Ｏサブシステムと称される。電源オン
／オフおよびそのシステムを構成するようなシステムオ
ペレーションおよびサポート機能は、プロセッサ制御エ
レメント（ＰＣＥ）１１６と称される支援プロセッサに
よって制御される。このＰＣＥは、エラー回復中のシス
テムエレメントを支援するために使用される。

【００１５】この発明は、図１のＣＥＣ環境内か、他の
コンピュータシステム環境内にある如何なる型式の半導
体記憶アレイに関連して使用されることができる。一例
として、この発明は図１のシステム中の中央記憶装置１
０８に適用されるように記載される。

【００１６】図２に例示されるように、中央記憶装置１
０８は、１またはそれ以上の主記憶アレイ２０２を含
む。主記憶アレイ２０２は、ダイナミックランダムアク
セスメモリチップ（ＤＲＡＭ）のアレイからなる従来型
のものである。ＭＳＡ毎のチップ行数は、構成依存であ
り、一般的にＭＳＡ毎に１あるいは２個のチップ行を有
する。

【００１７】好ましい実施例では、２個の７２ビットＥ
ＣＣデータワード（データの１４４ビット４倍長語）の
形式で同時にデータを読出し／書込みする。主記憶アレ
イ２０２の読出し／書込みアクセスおよびアドレス指定
は、メモリコントローラ２０６からのコマンドに応答し
て動作する従来のアレイ制御ロジック２０４によって提
供される。通常、スクラブ動作は、他の記憶装置要求に
よってなされるいかなる物理アドレス変換をせずに、物
理アドレスを使用する。

【００１８】メモリコントローラ２０６は、中央記憶装
置１０８に対するアクセスを開始するために、要求元に
よって使用される接続と制御信号を提供する。これらの
信号は、後述する機能および動作のメモリテスタ支援ハ
ードウエア（ＨＡＭＴ）２０８からの要求をサービスす
る。追加の接続２０７が従来のメモリへのアクセスを要
求する他の要求元（ＩＣＥ１１０ＡあるいはＬ２１０
６のように）に役立つために設けられている。

【００１９】ＭＳＡ１２０２はそれ自身の双方向デー
タバス２１２を通して選択的反転ロジック２１０の入力
に接続される。この選択反転ロジックはまた、フェッチ
バッファ（より詳細に後述する）からの第２のデータ入
力を有している。選択的反転ロジック２１０は、ＭＳＡ
２０２あるいはフェッチバッファ２１４の何れかよりの
データを反転、あるいは非反転（真）形式で通過させる
ことができる。どの入力を選択すべきか、また、選択さ
れたＭＳＡの出力を反転すべきかどうかの制御は、メモ
リコントローラ２０６からの信号によってなされる。残
りのＭＳＡ（ＭＳＡ２〜ＭＳＡ４）は、それら自身の選
択反転ロジック（その各々がフェッチバッファ２１４か
らの第２の入力を受信する）にそれぞれ同様に接続され
る。動作中では、スクラビングされているＭＳＡからの
データのみが反転される。

【００２０】選択反転ロジック２１０の出力はＥＣＣロ
ジック２１６に接続される。このＥＣＣロジックは、従
来周知の二重ビットエラー検出／単一ビットエラー訂正
のロジックである。このＥＣＣロジックは、各ＭＳＡの
ために、フェッチバッファ２１４からフィードバックさ
れたデータ用のデータ経路を有する２個の別個のＥＣＣ
回路を有する。各ＥＣＣロジック２１６は、１４４ビッ
トの４倍長語について、二つの独立した７２ビットのＥ
ＣＣデータワードとして動作し、従って、２個の別個で
区別できる８ビットのＥＣＣ（一つは、ＥＣＣデータワ
ード中の各６４データビットのためである）が得られ
る。ＥＣＣロジック２１６は、メモリコントローラ２０
６からの信号によって、イネーブルあるいはディスエー
ブル（エラー訂正オンあるいはオフ）されうる。なお、
明確とするために、ＭＳＡ１と関連する選択反転ロジッ
ク２１０およびＥＣＣロジック２１６のみが図示されて
いる。ＭＳＡ２〜ＭＳＡ４も、同様に自身の選択反転ロ
ジックおよびＥＣＣロジックと同一のものに対して接続
される。これらは、ＭＳＡ１を支援する同一のロジック
に関して述べたように動作する。以上のように、全てで
４個のＥＣＣロジックが存在し、それぞれがメモリコン
トローラ２０６によって別個に制御される。

【００２１】４個のＥＣＣロジック２１６（ＭＳＡの各
々のために１個）がフェッチバッファ２１４に対して接
続される。このフェッチバッファは、従来型のもので、
選択されたＭＳＡ（メモリコントローラ２０６によって
アドレスされることにより）からの１６個の４倍長語
（データの二線）のための一時的記憶装置を提供する。
フェッチバッファ２１４は、メモリコントローラ２０６
の制御の下で、ＥＣＣロジックからの４倍長語をラッチ
する。フェッチバッファ２１４の出力（４倍長語）は、
選択反転ロジック２１０への入力、並びに比較および計
数ロジック２１８の入力とされる。図１のシステムの構
成では、フェッチバッファ２１４は、中央記憶装置から
Ｌ２高速バッファへデータを供給するために、ＳＣＥに
よって共通に使用される（このＬ２バッファへの接続
は、明らかなため図示せず）。

【００２２】フェッチバッファ２１４のための多くの動
作可能な他の実施例が存在する。例えば、一つの共通の
フェッチバッファが全ＭＳＡのために設けられることが
できる。また、要求をタンデムに処理するように、二つ
の同一のフェッチバッファが設けられることができる。
さらなる変形としては、各ＭＳＡに対して別個のフェッ
チバッファを設けても良い。少なくとも、フェッチバッ
ファ出力は、入力としてＭＳＡのための選択反転ロジッ
クへ接続され、また、入力として比較および計数ロジッ
ク２１８へ接続される。

【００２３】ＥＣＣロジック２１６の４倍長語出力およ
びＭＳＡ２〜ＭＳＡ４に関連する残りの３個のＥＣＣロ
ジックのそれぞれからの４倍長語は、４：１マルチプレ
クサ（４：１ＭＵＸ）２２０へ供給される。この４：１
ＭＵＸ２２０は、ＥＣＣロジックからの４個の４倍長語
の選択された一つを比較および計数ロジック２１８へ接
続する。４倍長語の選択は、メモリコントローラ２０６
からの信号線の制御の下でなされる。

【００２４】比較および計数ロジック２１８は、複数の
比較器２２２および複数のカウンタ２２４の二組の構成
要素からなる。比較器は、それぞれが４倍長語の各ビッ
トのための全てで１４４個の比較器からなる。各比較器
は、４：１ＭＵＸ２２０により提供された４倍長語中の
単一ビット位置をフェッチバッファ２１４により提供さ
れたそのビット位置と比較するように接続される。すな
わち、比較器２２２は、４：１ＭＵＸ２２０からの４倍
長語出力中の１４４ビット位置のそれぞれをフェッチバ
ッファ２１４の出力により提供された４倍長語中のその
ビット位置と比較し、その結果、１４４個の比較結果が
生じる。カウンタ２２４は、それぞれが１０ビット幅プ
ラス１パリティビットである１４４個のカウンタからな
る。従って、１４４個のカウンタは、１４４ビット位置
の一つ毎に生じる故障の記録を可能にする。１４４個の
カウンタの各々は、４倍長語中の一つのビット位置を表
し、また、１４４個の比較器２２２の異なる一つからの
出力を受信するように接続される。

【００２５】フェッチバッファ２１４からの４倍長語中
の対応するビット位置が４：１ＭＵＸ２２０を通じて選
択された４倍長語中のそのビット位置と一致してないこ
とを接続された比較器が示す毎に、各カウンタがインク
リメントするようになされている。また、ＨＡＭＴ２０
８の制御の下で、カウンタ２２４のそれぞれはシフトレ
ジスタとして読出しおよび書込み動作を行う。比較およ
び計数ロジック２１８の比較およびインクリメント機能
は、メモリコントローラ２０６（これは、この実施例で
は、スクラビングサイクル中でのみこれらの機能を可能
とする）によって、イネーブルおよびディスエーブルさ
れることができる。

【００２６】メモリテスタ支援ハードウエア（ＨＡＭ
Ｔ）２０８は、従来周知の種々のものの一つであるプロ
グラマブルメモリテスタである。従来のメモリテスタ
（記憶装置有効性テスタと称されることもある）は、例
えば、米国特許第４，３４２，０８４号明細書に記述さ
れている。少なくとも、図１のシステム構成では、ＨＡ
ＭＴにより生成されたテスト／メモリアクセスプログラ
ムは、システムコンソールあるいはＰＣＥ１１６からの
コマンドワードの制御の下で選択され、かつ構成され
る。前述の実施例では、ＨＡＭＴ２０８はまた、スクラ
ビング動作のシーケンス化機能を行う。

【００２７】チップスクラビング動作は、多数のビット
に影響を及ぼすチップ故障メカニズムが検出可能とされ
るように中央記憶装置１０８のソフト単一ビットエラー
を訂正するのに使用されると共に、ハードエラーを記録
するのにも使用され、さらに、取り替え基準を満たすな
らば、ＨＡＭＴチップスペアリングロジックを呼び出す
ために使用される。

【００２８】スクラブプロセスは、イニシャルマシーン
ロード（ＩＭＬ）時に、ＰＣＥ１１６によって、周囲リ
セット型の埋め込みアレイにロードされるＨＡＭＴ実行
制御ワード（ＨＥＣＷ）によって制御される。スクラブ
ＨＥＣＷは、２個のチップの行開始アドレスの高次のア
ドレスバイトのそれぞれのための１バイトと、２個のチ
ップの行終了アドレスの高次のアドレスバイトのそれぞ
れのための１バイトとを含む。内部ＨＡＭＴロジック
は、ＨＥＣＷレジスタが埋め込みアレイからロードされ
る時に、スクラブ動作のために、ＭＳＡＩＤを含む全
ての他のアレイ情報を供給する。ＰＣＥコンソールはま
た、カウンタ２２４のためのプログラム可能なエラーし
きい値と、スクラブサイクル間のプログラム可能な時間
間隔とを提供するようにプログラムされている。上述の
情報は、ＰＣＥ１１６によってＨＡＭＴ２０８に供給さ
れる。

【００２９】他の二線をスクラブする時に達すると、埋
め込みアレイのＨＥＣＷは、読出され、実行するため
に、ＨＡＭＴＨＥＣＷレジスタにロードされる。この
レジスタがロードされた後に、新たなチップ行アドレス
範囲の開始を示すトリガがセットされていないならば、
現アドレスは次の二線アドレスに増分される。

【００３０】二線がスクラブされた後に、ＨＥＣＷ現ア
ドレスは埋め込みアレイに戻され、次のスクラブ動作の
ために保持される。このプロセスは、一つのＭＳＡのチ
ップ行アレイ範囲ごとに繰り返され、かつ、ＭＳＡごと
に繰り返される。メモリ全体がスクラブされると、アド
レス制御は循環し、再び継続する。プログラム可能なス
クラブ間隔は、全てのオンラインのメモリ記憶装置が約
４分でスクラブされるように、設定されている。

【００３１】チップ行アドレス範囲内の最後の二線がス
クラブされた時に、ＨＡＭＴは７９２アドバンス命令
（読出しおよび増分コマンド）を比較および計数ロジッ
ク２１８に送る。このアドバンス命令によって、１４４
個のハードエラーカウンタ２２４の内容が２つの単一ビ
ットシリアルバス上のＨＡＭＴに送られるようにする。
各バスは、７２個のカウンタ群に接続され、それによっ
て、二つのカウンタの各々からの１ビットが同時に読出
されることが可能とされる。第１の７２個のカウンタ群
は、他の７２個のカウンタ群と同時に読出される。

【００３２】ハードエラーカウンタの内容が読込まれて
いる時に、ＨＡＭＴが正しいパリティを有するゼロをカ
ウンタへ送出する。ＨＡＭＴが全てのカウンタに読込ん
だ後に、それらは、リセット状態にある。カウンタが読
み込まれている時に、ＨＡＭＴが受信ビット数を計数す
る。全カウンタの読込みプロセスが完了すると、ＨＡＭ
Ｔが後述の「スペアリング必要性」状態を検査する。

【００３３】カウンタが完全に読込まれた時に、ＨＡＭ
Ｔ２０８はカウンタ値をＰＣＥレジスタ内にセットされ
たしきい値と比較する。カウンタ値がしきい値と等しい
か、しきい値より大きいならば、ＨＡＭＴ内部ビット
は、スペアリングが必要とされることを指示するように
セットされ、かつ、７２個のカウンタ内のカウンタ位置
はまたＨＡＭＴによって記憶される。７２個のカウンタ
の群毎にしきい値に等しいか、より大きい最初のカウン
タのみが記憶される。

【００３４】図２のＭＳＡ２０２内のメモリカードのよ
り詳細な構成が図５に示される。この実施例において、
各ＭＳＡは、それぞれが１４４ビット４倍長語の７２ビ
ットの記憶を取扱う二つのメモリカードからなる。各メ
モリカードは、複数個の従来型のダイナミックランダム
アクセスメモリチップ（ＤＲＡＭ）からなる。図５の実
施例では、ＤＲＡＭ５０２（１）〜５０２（Ｎ）および
５０６は、１メガ×４ビットのものである。このＤＲＡ
Ｍのそれぞれがビットフロー制御ロジック５０４（１）
〜５０４（Ｎ）、５０４（ＳＰ）に接続される。このビ
ットフロー制御ロジックは、各ＤＲＡＭによって出力／
入力される各４ビットセットから１ビットを選択する。
ビットフロー制御ロジックおよびＤＲＡＭは、アレイ制
御ロジック２０４の制御の下で動作し、それによって、
アレイ中の各ＤＲＡＭが４メガ×１ビットチップとして
動作するようになされる。図５のカード上に全部で７３
個のＤＲＡＭチップが存在する。始めの７２個のＤＲＡ
Ｍ５０２（１）〜５０２（Ｎ）は、フェッチされた４倍
長語中の１４４ビットのうちの７２ビット（この７２ビ
ットの最初のセットは、アドレスされたＥＣＣデータワ
ードの「偶数」と称される。）を提供する。ここで、よ
り多くのメモリを有する各カードを提供するために、チ
ップの付加的な行が追加しうることを理解されたい。予
備ＤＲＡＭチップ５０６は、通常はオンラインのＤＲＡ
Ｍチップ５０２（１）〜５０２（Ｎ）と同一であって、
ビットフロー制御ロジック５０４（ＳＰ）に接続され
る。

【００３５】通常オンラインのＤＲＡＭチップ５０２に
接続されるビットフロー制御ロジック５０４（１）〜５
０４（Ｎ）のそれぞれは、対応する２：１選択マルチプ
レクサ５０８（１）〜５０８（Ｎ）に接続される。選択
マルチプレクサおよびビットフロー制御ロジックは、Ｄ
ＲＡＭに対してデータフローを授受可能で、本来的に双
方向である。２：１選択マルチプレクサの第２の入力
は、スペアＤＲＡＭ５０６と関連するビットフロー制御
ロジック５０４（ＳＰ）の出力に対して共通に接続され
る。選択マルチプレクサ５０８（１）〜５０８（Ｎ）
は、デコーダ５１２およびアレイ制御ロジック２０４か
らの制御線５１４により制御される。デコーダ５１２
は、スペアＩＤレジスタ５１０へラッチされたスペアリ
ングベクトルを復号する。スペアＩＤレジスタ５１０が
ラッチされる時に、スペアリングベクトルによってデコ
ーダが故障ビット位置に関連する選択ロジックを付勢
（選択）するようになされる。スペアリングベクトルに
応答して、アレイ制御ロジック２０４は、選択ロジック
５０８（１）〜５０８（Ｎ）へ信号を送り、それによっ
て、これが３モード（「ヌルモード」、「ストアオンリ
ーモード」、「フルフェッチ／ストアモード」）の一つ
で動作するように付勢される。「ヌルモード」（スペア
リングが非活動状態）では、選択ロジックは、デコーダ
５１２の出力と無関係に、ビットステアリングを呼び出
さない。「ストアオンリーモード」では、デコーダ５１
２によって選択ロジックが付勢され、記憶データ（記憶
されるべきデータ）が元（故障）のチップおよび予備チ
ップ５０６の両者に送られるようになされ、一方、フェ
ッチ動作時にデータは、元のチップからのみ供給され
る。「フルフェッチ／ストアモード」では、記憶動作時
にデータが元のチップおよび予備チップ５０６の両者に
送られ、一方、フェッチ動作は予備チップ５０６からの
み読出される。

【００３６】ＭＳＡ内の第２のメモリカードは、図５の
カードと同一であり、フェッチされた１４４ビット４倍
長語の「奇数」あるいは上位７２ビットＥＣＣデータワ
ードを提供する。参照するために、７２ビットの第１群
を記憶するメモリカードでスペアリングを制御するスペ
アリングベクトルを「偶数」スペアリングベクトルと称
する。７２ビットの第２群を有するカードのためのスペ
アリングベクトルを「奇数」スペアリングベクトルと称
することにする。同様に、参照するために、７２ビット
の第１群を記憶するメモリカードを「偶数」アドレスさ
れたメモリカードと呼び、一方、７２ビットの第２群を
記憶するメモリカードを「奇数」アドレスされたメモリ
カードと呼ぶことにする。

【００３７】スペアリングベクトルによって、予備チッ
プからのビットは故障位置に「ビット操縦」され、その
結果、データは、その予備チップから、その点からのみ
読出される。しかしながら、この発明の一実施例によれ
ば、データは、予備チップおよび取り替えられるチップ
の両者に対して書込まれ続ける。このことは、通常デー
タ書込み時（この場合は、データは、予備チップおよび
取り替えられるチップの両者に対して書込まれる）と、
スクラビング期間（この場合は、予備チップからデータ
が読出され、予備チップからのスクラビングされたデー
タは予備チップおよび取り替えチップの両者に書き戻さ
れる）との両方で生じる。取り替えられるチップの内容
の連続的な更新により、その機能しているメモリは取り
替えチップのための部分バックアップとして使用できる
利点がある。

【００３８】デコーダ５１２およびスペアＩＤレジスタ
５１０は、種々の方法によって実施されることができ
る。例えば、デコーダは、３個の分離した復号ツリーと
して実施されることができ、各復号ツリーは、２４デー
タビットのグループのためのスペアリング選択を備えて
いる。このような実施例では、スペアＩＤレジスタは、
その一つがスペアリングベクトルの各構成要素のための
３個の別個のレジスタからなり、各レジスタが異なる復
号ツリーに接続される。また、全７２ビットを扱うため
に、一つのデコーダおよび一つのスペアＩＤレジスタは
設けられることができる。なお、アレイカード上のビッ
トが何個のデコーダおよびスペアＩＤレジスタに分解さ
れるかは、設計上の選択事項である。

【００３９】図９および図１０は、図２のＨＡＭＴ２０
８内のスペアリング決定およびスペアリングベクトル生
成ハードウエアの機能ブロック図である。ＨＡＭＴ２０
８が７２の二つの群のカウンタ２２４を扱う。一つの群
は、ＭＳＡ上の「偶数」アドレスされたメモリカードを
表しており、他の群は「奇数」アドレスされたメモリカ
ードを表している。しきい値レジスタ７０２は、ビット
位置の終わりまでスペアリングする前に、許容可能なエ
ラーの最大数を決定するために使用されるＰＣＥプログ
ラムしきい値を保持する。シフト制御カウンタ７０４
は、図２の比較および計数ロジック２１８のカウンタ２
２４から、幾つのデータビットがシフトされたかを記憶
する。比較および計数ロジックの１４４個のカウンタは
二つの直列バス２２８、２３０を介して７２の２群とし
て並列に読出される。第１の７２個のカウンタセット
は、「偶数」アドレスされたＥＣＣデータワードに対し
て、不一致カウントを記憶し、一方、第２の７２個のカ
ウンタセットは、「奇数」アドレスされたＥＣＣデータ
ワードに対して、不一致カウントを記憶する。

【００４０】７２個の直列カウンタの各群は、それ自身
と結合されるシフトレジスタ７０６、７０８と、それ自
身と結合されるしきい値比較器ロジック７１０、７１２
を有する。シフト制御７０４が完全に一対のカウンタが
読込まれたことを指示する毎に、偶数アドレスおよび奇
数アドレスされたＥＣＣデータワード（各々が異なるメ
モリカードを表している）の対応するビット位置に関し
て、並列にプリセットエラーしきい値に対する比較がな
される。しきい値比較器ロジック７１０、７１２が所定
ビット位置に関して悪い比較結果を示す時に、スペアリ
ング必要の標識が適切なＥＣＣデータワード（すなわ
ち、偶数、奇数あるいは両者）のためにオンとされる。
偶数および奇数データワードのそれぞれは、スペアリン
グ必要であることを指示するために、それ自身の関連す
るラッチ７１４、７１６を有している。第３のラッチ７
１８は、偶数および奇数ラッチ７１４、７１６の論理Ｏ
Ｒを含むように接続される。

【００４１】前述のように、シフト制御カウンタは、ビ
ット位置および対応するカウンタを記憶する。奇数ある
いは偶数しきい値比較器がスペアリングしきい値が一致
されたか、あるいは超えられたことを示す時に、シフト
制御カウンタ７０４のビット位置標識をコピーすること
によって、悪い比較ビット位置を示すスペアリングベク
トルは対応する新しい偶数ベクトルレジスタ７２０およ
び／または新しい奇数ベクトルレジスタ７２２に形成さ
れる。

【００４２】図１０は、ＨＡＭＴスペアリングベクトル
生成ロジックの機能ブロック図である。現在の偶数およ
び奇数スペアリングベクトルがレジスタ７２４および７
２６にそれぞれ保持される。最初に偶数スペアリングベ
クトル取扱いが例に基づいて説明される。全カウンタが
読出され、第３のラッチ７１８がセットされた後に、テ
ストロジック７２８は、偶数「スペアリング必要の」ビ
ット（レジスタ７１４から）と、「予備チップ使用可
能」ビット（レジスタ７２４の現在の偶数ベクトルから
７２５において復号される）との論理的ＡＮＤを実行す
る。もし、スペアリングが必要とされ、且つ（ＡＮ
Ｄ）、予備チップが使用可能（未使用）であるならば、
新偶数ベクトルレジスタ７２０のデータは偶数ベクトル
位置構成要素（これは、レジスタ７４２に記憶されてい
る）と、偶数ベクトル制御構成要素（これは、レジスタ
７４０に記憶されている）とに分割される。

【００４３】各アレイカードへ送られたスペアリングベ
クトルは、レジスタ７５４、７５６および７５８からア
レイカードデータインターフェイスを通って送られる３
つのデータ群からなる。３つのデータ群のそれぞれは、
レジスタ７４４あるいは７４２からの５ビットの位置情
報とパリティビットとからなる。これらのデータ群は、
７２ビットアレイカードインターフェイス内でスペアさ
れるビット位置を識別する。各データ群（それぞれが図
５のデコーダ５１２中の３個のデコーダツリー）が２４
個の有効な符号化された位置の組合せを有している。

【００４４】各スペアリングベクトルはまた、レジスタ
７４０からの５ビットの制御情報とアレイ制御ロジック
へ送られる１ビットのパリティからなる。これらのビッ
トは、予備チップを受け入れるチップ行を識別するばか
りでなく、予備チップ位置を決定する際に、データバス
上の位置ビットの３つの群の中のどの群を使用するかも
識別する。位置情報ビットの３つの群のうちの１つの群
のみが実際にスペアリングで使用されるので、他の二つ
の位置コードレジスタは、レジスタ７４４からの無効位
置コードによってロードされる。偶数ベクトル制御レジ
スタ７４０は、どの位置コードレジスタがレジスタ７４
２からの有効コードを受け入れるか、並びにどの二つの
位置コードレジスタがレジスタ７４４からの無効コード
を受け入れるかを制御する。さらに、アレイ制御ロジッ
クへ送られたビットは、ａ）スペアリングが非活動状
態、ｂ）ストアオンリー、あるいはｃ）フルフェッチ／
ストアでありうるアレイカードについてのスペアリング
モードを制御する。

【００４５】なお、奇数スペアリングベクトルは、偶数
スペアリングベクトル対応部分と同様に動作する構成要
素７２２、７２６、７２７、７３０、７５０、７５２お
よび７６０〜７６４によって、偶数スペアリングベクト
ルと同様に取り扱われる。

【００４６】ＨＡＭＴ２０８は、何時、スクラブ動作が
必要であるか、並びにスクラブされたアドレス数を記憶
する。ＨＡＭＴ２０８は、スペアリング機能が呼び出さ
れるべきかどうかを判定するために、記憶装置の状態を
何時評価すべきかを周期的に決定する。特定のＭＳＡ２
０２についてメモリチップのグループ中の全てのアドレ
スがスクラブされた後に、この決定がなされる。後述の
ように、アドレス情報を有するＨＡＭＴ２０８からのス
クラブ要求のそれぞれは、スクラブおよびメモリコント
ローラ２０６によって制御された計数シーケンスを開始
する。一つのＭＳＡに関して全体のシーケンスが一度に
なされ、各ＭＳＡのために繰り返される。このシーケン
スについて図３および図４Ａ〜図４Ｄを参照して説明す
る。

【００４７】ステップ３０２で、メモリコントローラが
ＥＣＣロジック２１６のＥＣＣ訂正機能をディスエーブ
ルする。ステップ３０４において、ＥＣＣ訂正がディス
エーブルされた後に、一つのＭＳＡ２０２からのデータ
の１６個の４倍長語からなるデータの二線は、スクラブ
されているＭＳＡ２０２からフェッチされ、フェッチバ
ッファ２０８に記憶される。

【００４８】ステップ３０６で、ＥＣＣ訂正は、未だデ
ィスエーブルされており、フェッチバッファからのデー
タの二線が選択反転ロジック２１０によって相補化さ
れ、それがフェッチされときと同一のＭＳＡ２０２内の
二線アドレスに書き戻される。このステップの後に、最
初にフェッチされた二線のコピーはフェッチバッファに
残っている。

【００４９】ステップ３０８で、ステップ３０６により
ＭＳＡ内に再記憶された相補化データは検索され、再相
補化され、そして、メモリコントローラ２０６によっ
て、４：１ＭＵＸ２２０を通して比較器２２２へ渡され
る。同時に、ステップ３０４でフェッチバッファに記憶
された元のデータの二線は検索される。ステップ３１０
で、これらの二つのデータの二線は比較および計数ロジ
ック２１８によって比較される。１６個の１４４ビット
４倍長語の何れかにおけるビットの悪い比較結果は、イ
ンクリメントされる悪い比較結果ビット位置と関連する
カウンタ（カウンタ２２４のセット内）に結果として生
じる。１４４ビット全部が悪い比較結果であれば、これ
らのビットのそれぞれのカウンタは、１だけ増分され
る。このステップを通じて、ＥＣＣロジックは、未だデ
ィスエーブルされている。

【００５０】ステップ３１２で、ＥＣＣエラー訂正機能
は再イネーブルされる。次に、ステップ３１４で、ステ
ップ３０４からのフェッチバッファ２０８に記憶された
データの２線は元のＭＳＡに書き戻される。ＥＣＣロジ
ック２１６は、記憶を実行する前に単一ビットエラーを
訂正する。若し、何らかの多ビットエラーが検出される
ならば、関連する７２ビットのＥＣＣデータワードは変
更なしにメモリに渡される。

【００５１】図４Ａ〜図４Ｄは、ハードウエア／データ
流れの点から上述のプロセスの一例を図示している。例
示するために、ＥＣＣデータワードのビット位置は、ビ
ット位置１から始まって左から右に番号が付されてい
る。

【００５２】図４Ａは、ＥＣＣデータワード例えば「１
０１０１１００・・・」（省略した形で示される）がＥ
ＣＣディスエーブル状態でスクラブされているＭＳＡ２
０２からどのようにフェッチされ、また、フェッチバッ
ファ２０４内に置かれるかを図示する。この例では、ビ
ット位置８（右側の最後のビット）は０に設定されたビ
ットを保持するハードエラーを有し、一方、ビット位置
４はソフトエラーを有している（言い換えると、若し、
データワードが正しければ、ビット位置４および８が１
にセットされる）ものと、仮定する。さらに、いかなる
他のビットも、欠陥が無いものと仮定する。

【００５３】図４Ｂは、次のシーケンスステップ列で、
どのように、ＥＣＣデータワードがフェッチバッファ
（ＥＣＣディスエーブル状態で）から読出され、ワード
「０１０１００１１・・・」を形成するよう反転され、
元のメモリロケーションおよびそれがフェッチされたＭ
ＳＡに書き戻されるかを示す。なお、この点において問
題のＭＳＡメモリロケーションは、ビット位置８におけ
るハードエラーが「０に設定」状態を強制しているの
で、「０１０１００１０・・・」の形のＥＣＣデータワ
ードを含む。対照的にビット位置４に影響を及ぼすソフ
トエラーは、反転されたＥＣＣデータワードの記憶を妨
げない。

【００５４】図４Ｃは、シーケンスステップの次の系列
を示し、そこでは、相補化データがＭＳＡ２０２から再
フェッチされ（ＥＣＣディスエーブル状態で）、データ
ワード「１０１０１１０１・・・」を形成するために、
再相補化され、一方、これと同時に本来フェッチされた
データ「１０１０１１００・・・」がフェッチバッファ
２１４から読出される。そして、二つのＥＣＣデータワ
ードの対応するビットはビット位置８の不一致が検出さ
れる比較および計数ロジック２１８により比較される。
この不一致と応答して、ビット位置８のカウンタが１だ
け増分される。

【００５５】図４Ｄは、今度はＥＣＣイネーブル状態
で、次のシーケンスステップで、データワードがフェッ
チバッファから再びどのように読出されるかを示す。図
２の実施例のＥＣＣロジックは、二重ビットエラーを訂
正できないので、データワード「１０１０１１００・・
・」は、その非訂正の形でＭＳＡへ書き戻される。ＥＣ
Ｃロジックが多ビットエラーを訂正できるシステムで
は、データワードは、ＭＳＡに書き戻される前に、この
ようなＥＣＣロジックによって訂正される。何れかの第
１レベル高速バッファ（Ｌ１）１０４ａ〜１０４ｃから
のフェッチ要求は、訂正不能なエラー（ＵＥ）が存在す
る中央記憶装置１０８のアドレスに対してフェッチアク
セスを生じさせると、要求ユニットがデータが受信され
る前にそれを訂正するために、フェッチ再試行二重相補
化アルゴリズム（このようなアルゴリズムは従来周知で
ある）を開始する。

【００５６】ここで、ビット４がソフトエラーを有しな
い（すなわち、ビット位置８に影響を及ぼすハードエラ
ーが唯一のエラーであった）ならば、ＥＣＣロジック
は、データワードを訂正し、ＭＳＡに対して「１０１０
１１０１・・・」を書き戻すことになる。さらに、ビッ
ト位置４および８が共にハードエラーで影響されていた
とすると、２個の対応するエラーカウンタが増分される
ことになる。

【００５７】ＨＡＭＴスクラブ決定制御処理は、図６、
図７および図８を参照してより詳細に説明する。

【００５８】ステップ６０２の２線スクラブ要求（プロ
グラム可能な時間間隔に基づいたＨＡＭＴにより内部で
生成される）に応答して、ＨＡＭＴがスクラブされるＭ
ＳＡからのデータの２線をスクラブする。ステップ６０
４で、ＨＡＭＴが新しいチップ行標識がオン（スクラビ
ングが新しいチップ行について丁度開始されたことを示
す）であるかどうかを決定し、若し、そうであれば、標
識をオフとする。ステップ６０６に並行して、ＨＡＭＴ
がチップ行範囲で最後の２線がスクラブされたかどうか
を決定する。若し、そうであれば、ステップ６０８で、
ＨＡＭＴが新たなチップ行標識をセットし、そして、比
較および計数ロジック２１８（図７）内のカウンタ２２
４の読出しを開始する。若し、ステップ６０６がチップ
行範囲内の最後の２線がスクラブされていないことを示
すならば、ステップ６１０で、ＨＡＭＴがその内部クロ
ックおよびプログラムされた時間間隔を検査し、他の２
線をスクラブする時間かどうかを決定する。若し、そう
であれば、ステップ６１２で、スクラブアドレスが増分
され、他の２線要求が開始される。

【００５９】図７は、ＨＡＭＴが開始し、カウンタ２２
４を読出すことによるプロセスを示す。ステップ６１４
で、線２２７上の選択およびインクリメント信号を切り
替えることにより、並びに二つの単一ビットシリアルバ
ス２２８、２３０上のカウンタデータ（それらに応答す
る出力）を読出すことによって、ＨＡＭＴはカウンタで
直列にシフトする。ステップ６１６で、ＨＡＭＴは全カ
ウンタ（ビット位置毎に１カウンタ）が受信されている
かどうかを決定する。若し、そうでないならば、ステッ
プ６１４は、戻され、カウンタの読出しが継続する。全
カウンタが受信されると、ステップ６１８で、ＨＡＭＴ
がカウンタにより指示される不一致数がＰＣＥにおいて
セットされたスペアリングしきい値より大きいかまたは
等しいかどうかが決定される。（典型的なしきい値は５
１３である。）

【００６０】若し、しきい値が到達あるいは超えられて
いないならば、ＨＡＭＴは直接的にステップ６２４へ進
む。若し、しきい値が到達あるいは超えられていれば、
ステップ６２０でテストがなされ、そのカードに関して
「スペアリング必要の」標識（７１４および／または７
１６）が既にセット（以前にテストされたビット位置が
そのしきい値に到達あるいは超えているために）されて
いるかどうかが決定される。若し、「スペアリング必要
の」標識が既にオンであれば、ＨＡＭＴがステップ６２
４へ直接的に進む。若し、「スペアリング必要の」標識
が未だオン（セット）でないならば、ステップ６２２
で、しきい値を到達あるいは超えたカウンタと対応する
ビット位置をＨＡＭＴが記憶し、また、そのカードに関
する「スペアリング必要の」標識をセットする。そし
て、ＨＡＭＴがステップ６２４へ進む。ステップ６２４
で、ＨＡＭＴが１４４個の全カウンタがシフトインされ
たかどうかを決定する。若しそうでなければ、ステップ
６１４へ戻り、カウンタの読出しが継続する。若しそう
ならば、ステップ６２６でテストがされ、「スペアリン
グ必要の」標識７１８がオンであるかどうかが決定され
る。若し、オンであれば、スペアリングが図８に示され
るように、開始される。若しそうでなければ、ステップ
６２８で、ＰＣＥ１１６によってセットされたプログラ
ム可能な間隔に基づいた他の２線をスクラブする時間か
どうかが決定される。若し、他の２線をスクラブする時
間であれば、図６に示すように、２線スクラブ要求が開
始され、また、処理される。

【００６１】図８は、ＨＡＭＴがスペアリング要求を処
理するプロセスを示す。最初にステップ６３０で、ＨＡ
ＭＴがスクラブされているメモリカード用の現在のスペ
アリングベクトルを検査し、予備チップが既に使用され
たかどうかを決定する。予備チップが既に使用されてい
るならば、ＨＡＭＴがＰＣＥに対してそのことを示す報
告を送る。ＨＡＭＴハードウエアは、現在のスペアリン
グベクトル中にこの状態を示し、それに応答して、さら
なるスペアリングを禁止し、また、「予備チップ既使
用」の状態をＰＣＥに対して報告する（スクラブされる
カードと関連するので）。若し、予備チップが未使用で
あれば、ステップ６３４で、ＨＡＭＴがメモリカードを
有するＭＳＡに対してスペアリングベクトルを送り、ス
ペアリングモードを「ストアオンリー」にセットする。
次に、ステップ６３６で、予備チップが初期化され、正
しいデータ（ＥＣＣ訂正がイネーブルされた状態の元の
チップから取り出される）が取り替えチップにコピーさ
れる。その次に、ステップ６３８で、「フルフェッチ／
ストア」モードがイネーブルされている状態でスペアベ
クトルが故障カードを有するＭＳＡへ送られることが可
能である。そして、ステップ６４０で、ＨＡＭＴが割込
みによってＰＣＥＣＣに合図する。この割込みに応答し
て、ＰＣＥ１１６がそれへスペアリングベクトルが送ら
れることを要求し、従って、ＩＭＬコードは、主メモリ
の新たな構成を反映するように変更される。このよう
に、ＰＣＥの要求時に、ＨＡＭＴは新たなスペアリング
ベクトルを有するＰＣＥ初期化コードを更新する。結
局、ステップ６４２で、ＨＡＭＴは他の２線をスクラブ
する時間かどうかを決定する。若し、そうであれば、他
の２線フェッチ要求が生成され、図６に示すように取り
扱われる。

【００６２】ＨＡＭＴが初期化のために旧いチップから
新たな取り替えチップへのデータの移動を制御し、これ
によってオンラインとされた時にそれがソフトエラーを
含まない。取り替えチップをオンラインに維持し、取り
替えチップおよび取り替えられたチップの両者に対して
書込むことの利点は、取り替えられるチップが未だ部分
的に有効なことである。従って、若し、取り替えチップ
が外部的にオフラインとなってしまうならば、取り替え
られるチップはそれが連続的に更新されなかったよりも
正確なデータを含む。このように、取り替えられるチッ
プは、取り替えチップに対するバックアップとして動作
する。

【００６３】ＨＡＭＴにより発行された初期スペアリン
グベクトルは、予備チップを「ストアオンリー」モード
（取り替えチップから未だフェッチできない）にセット
する。この処理によって、取り替えチップおよび元のオ
ンラインチップが記憶動作時に正しいデータを受信する
ことを可能とする。これと同時に、フェッチ再試行二重
相補化シーケンスを使用する特別なスクラブ動作が取り
替えチップ内へデータを記憶するために作動される。他
のビット位置が元のチップからのエラーとそれ自身を協
働させるためにここで遭遇する訂正不能なエラーは、フ
ェッチ再試行二重相補化プロセスの使用によって、正し
く更新された取り替えチップを参照する。以前のスクラ
ブ動作が完了するや否や発行されるこれらの特別なスク
ラブ動作は、チップ行アドレス境界が同一のスペアベク
トルがアレイカードに対して再送付される時に達するま
で継続する。但し、この時は、モードが「フルフェッチ
／ストア」に変化している。「ストアオンリー」モード
の間では、全てのフェッチ動作は、元のオンラインチッ
プからのデータをアクセスする。

【００６４】スペアリングセットアップは、電源オフの
期間に全スペアリングベクトル情報を保持するＰＣＥか
ら到来する。電源オンの期間で、取り替えチップがオン
ラインに戻される。

【００６５】スペアリングベクトルを書込むには、二つ
の方法がある。その一つは、ＨＡＭＴからスペアリング
アクションを出させることであり、他のものは、スペア
リングアクションをＰＣＥレジスタに制御させることで
ある。取り替えチップと同時に書込まれることによっ
て、取り替えられるチップが連続的に更新されるが、デ
ータが中央記憶装置からフェッチされる時には、取り替
えチップのみが使用される。

【００６６】相補化データが中央記憶装置内に在る時間
内（ステップ３０６の後）では、このようなデータがア
クセスされることを妨げるロックアウト（一般的に全て
の二重相補化方法において使用される）が適所に存在
し、データ保全性が保たれる。メモリコントローラは、
二重相補化動作の終了で、中央記憶装置内へ真のデータ
が再び記憶されるまで、スクラブされているＭＳＡを他
の要求元が使用することを禁止する。

【００６７】上述のように、この発明によるスペアリン
グ方法は、「予備チップオンライン」モードを利用す
る。このモードでは、元のチップは、エラーに対する保
護のためにスペアリングの後に更新され続ける。これに
よってその再使用が可能となり、回復性利点が生じる。
多くの場合で、スペアリング基準と合致した元のチップ
は、依然として充分に良好であり、そのアドレス空間の
殆どは、エラー無しに書込みおよび読出しを行うことが
できる。チップの更新を維持することによって、偶発的
な再使用が他のチップと共に二重ビットエラーを形成し
うる無数のソフトエラーを伴うことはない。

【図面の簡単な説明】

【図１】中央記憶装置を有する中央電子複合体のブロッ
ク図である。

【図２】この発明の一実施例によるスクラビングおよび
スペアリングシステムのブロック図である。

【図３】この発明の一実施例のスクラビングプロセスを
示すフローチャート図である。

【図４】図３のプロセスの一例を示すハードウエアデー
タフロー図である。

【図５】この発明の一実施例のメモリカードロジック図
である。

【図６】この発明の一実施例のスペアリング決定プロセ
スを示すフローチャート図である。

【図７】この発明の一実施例のスペアリング決定プロセ
スを示すフローチャート図である。

【図８】この発明の一実施例のスペアリング決定プロセ
スを示すフローチャート図である。

【図９】図２のＨＡＭＴ内のスペアリング決定およびス
ペアリングベクトル生成ハードウエアの機能ブロック図
である。

【図１０】図２のＨＡＭＴ内のスペアリング決定および
スペアリングベクトル生成ハードウエアの機能ブロック
図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ドナルド・ジョージ・オブライエンアメリカ合衆国、ニューヨーク州パウキープシー、スチュアートドライブ 16 (72)発明者マイケル・ラビノアメリカ合衆国、ニューヨーク州ホープウエルジャンクション、ハイリッジロード 27 (72)発明者ウィリアム・ウー・シェンアメリカ合衆国、ニューヨーク州パウキープシー、ケラーハウスドライブ 18 (72)発明者ジョージ・チャールズ・ウェルウッドアメリカ合衆国、ニューヨーク州パウキープシー、リッジロード 59

Claims

【特許請求の範囲】

【請求項１】ａ）非訂正データワードをメモリアレイ
からフェッチするステップと、ｂ）バッファ内に上記非訂正データワードを一時的に記
憶するステップと、ｃ）相補的な非訂正データワードを形成するように、上
記非訂正データを相補化するステップと、ｄ）上記非訂正データワードがフェッチされたところの
ロケーションの上記メモリアレイに上記相補化非訂正デ
ータワードを記憶するステップと、ｅ）上記メモリアレイから上記相補化非訂正データワー
ドを検索するステップと、ｆ）再相補化非訂正データワードを形成するように、上
記メモリアレイから検索された上記相補化非訂正データ
ワードを再相補化するステップと、ｇ）上記再相補化非訂正データワード内の各ビット位置
を上記バッファに記憶された非訂正データワード内の同
様のビット位置と比較するステップと、ｈ）上記再相補化非訂正データワードと上記バッファ内
に記憶された上記非訂正データワード間の不一致数を各
ビット位置に関して計数するステップと、ｉ）何れかのビット位置に対する上記不一致数が所定の
しきい値に到達するか、これを超える時に、上記アレイ
のどの特定のメモリチップが上記しきい値に到達した上
記ビット位置に対するデータを記憶するのかを決定し、
データ読出しのために上記特定のメモリチップを取り替
えるために予備メモリチップを選択し、上記予備メモリ
チップを初期化し、上記特定のメモリチップの全ての内
容を上記予備メモリチップに対してコピーするステップ
と、ｊ）ステップｉの後で、上記予備メモリチップおよび上
記特定のメモリチップの両者への全メモリ書込み動作の
スクラビングを実行し続けるステップと、ｋ）上記メモリアレイがスクラブされる毎に、ステップ
ａからステップｈを繰り返すステップとからなることを
特徴とするスクラビング方法およびスペアリング方法。
【請求項２】メモリアレイと、上記メモリアレイから非訂正データワードをフェッチす
るためのフェッチ制御手段と、上記メモリアレイと結合され、上記非訂正データワード
を一時的に記憶するためのバッファ手段と、上記バッファ手段と結合され、上記非訂正データワード
を相補化非訂正データワードを形成するように、上記非
訂正データワードを相補化するための相補化制御手段
と、上記相補化手段および上記メモリアレイと結合され、上
記非訂正データワードがフェッチされたところのロケー
ションの上記メモリアレイに上記相補化非訂正データワ
ードを記憶するための書込み制御手段と、上記メモリアレイと結合され、上記メモリアレイから上
記相補化非訂正データワードを検索するための検索制御
手段と、上記メモリアレイと結合され、上記メモリアレイから検
索された上記相補化非訂正データワードを再相補化非訂
正データワードを形成するように、再相補化するための
再相補化制御手段と、上記バッファ手段および上記再相補化手段と結合され、
上記再相補化非訂正データワードの各ビット位置を上記
バッファに記憶された上記非訂正データワードの同様の
ビット位置と比較し、かつ、各ビット位置に対して、上
記再相補化非訂正データワードと上記バッファ手段に記
憶された上記非訂正データワードとの間の不一致数を計
数するための比較および計数手段と、上記比較および計数手段と結合され、何れかのビット位
置に関しての不一致数が所定しきい値に到達したか、あ
るいは超えることを決定するためのテスト手段と、上記テスト手段と結合され、上記メモリアレイ中のどの
特定のメモリチップが上記しきい値に到達した上記ビッ
ト位置に対してデータを記憶するのかを決定し、データ
読取りのために上記特定のメモリチップを取り替えるた
めに予備メモリチップを選択し、上記予備メモリチップ
を初期化し、上記特定のメモリチップの全ての内容を上
記予備メモリチップに対してコピーするためのスペアリ
ングベクトル生成手段と、上記スペアリングベクトル生成手段と結合され、上記予
備メモリチップおよび上記特定メモリチップの両者に対
して全メモリ書込み動作のスクラビングを実行し続ける
ためのメモリ書込み制御手段とを備えたことを特徴とす
るメモリシステム。
【請求項３】上記テスト手段は二つのメモリカードを
並列にテストする手段を備えたことを特徴とする請求項
２記載のメモリシステム。
【請求項４】上記しきい値はプログラム可能であるこ
とを特徴とする請求項２記載のメモリシステム。
【請求項５】ａ）中央プロセッサと、ｂ）上記中央プロセッサと結合され、複数の通常オンラ
インのメモリチップと予備メモリチップとを備え、さら
に、上記通常オンラインのメモリチップの誤動作のもの
を上記予備メモリチップに取り替えるようにする手段と
を備えているメモリと、ｃ）上記メモリと結合され、複数の上記通常オンラインのメモリチップの誤動作メモ
リチップをテストし、かつ識別するための手段と、上記誤動作メモリチップの識別を上記メモリに提供する
手段とを含むメモリ保全手段とを備え、上記識別の受信に応答して上記メモリは、全てのメモリ
読取りコマンドに対して、上記誤動作メモリチップを上
記予備メモリチップで取替え、また、上記予備メモリチ
ップおよびビット誤動作メモリチップの両者に対して全
てのメモリ書込みコマンドを生じさせることを特徴とす
るコンピュータシステム。
【請求項６】上記メモリは複数のアクセスモードの一
つを確立するための制御手段を備え前記制御手段は、ビットステアリングが呼び出されないヌルモードを確立
するための手段と、記憶データが上記誤動作メモリチップと上記予備メモリ
チップの両者に対して送られ、一方、フェッチされたデ
ータが上記誤動作メモリチップからのみ読出されるスト
アオンリーモードを確立するための手段と、記憶データが上記誤動作メモリチップと上記予備メモリ
チップの両者に対して送られ、一方、フェッチされたデ
ータが上記予備メモリチップからのみ読出されるフルフ
ェッチ／ストアモードを確立するための手段とを含むこ
とを特徴とする請求項５記載のコンピュータシステム。