JPH05211000A

JPH05211000A - メモリテスト装置

Info

Publication number: JPH05211000A
Application number: JP4046254A
Authority: JP
Inventors: Tomohiro Ushio; 知弘牛尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-20
Anticipated expiration: 2014-03-10
Also published as: JP2869243B2

Abstract

(57)【要約】【目的】多ビット出力のメモリに対しても、１つのテ
スト出力の論理値によりメモリの良否が判別でき、任意
のビットについての良否が判別できるメモリテスト装置
を得る。【構成】第１の入力端子１および第２の入力端子２か
ら入力されるデータの一致，不一致をＥＮＯＲ３により
判定する第１の判定手段と、第３の入力端子１２から出
力されるテストビット指定信号により、ＥＮＯＲ３の判
定結果のうち任意のビットの判定結果のみを有効とする
有効化手段と、その有効とされたビットの判定結果がす
べて一致しているかどうかを８入力ＮＡＮＤ４で判定す
る第２の判定手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリテスト装置に関
し、特に、多ビット出力のメモリにおいて、どのビット
が不良ビットであるかを検出できるメモリテスト装置に
関するものである。

【０００２】

【従来の技術】図８は、従来のメモリテスト装置の構造
を示す回路図であり、ここでは１ワード当たり８ビット
のメモリに対応するものについて示している。図におい
て、８は従来のメモリテスト装置である。１は８個の入
力をもつ第１の入力端子であり、該メモリテスト装置８
によりテストされる被テストメモリからの出力データが
入力される。２は８個の入力をもつ第２の入力端子であ
り、ここには被テストメモリに入力する入力データと同
じものが入力される。３ａ〜３ｈは一方の入力が第１の
入力端子１に、もう一方の入力が第２の入力端子２にそ
れぞれ接続された一致回路（以下、ＥＮＯＲと称す）、
４は８個の入力にＥＮＯＲ３ａ〜３ｈの出力がそれぞれ
接続された８入力否定論理和回路（以下、８入力ＮＡＮ
Ｄと称す）、５は８入力ＮＡＮＤ４の出力に接続された
出力端子である。以上第１の入力端子１，第２の入力端
子２，ＥＮＯＲ３ａ〜３ｈ，８入力ＮＡＮＤ４，出力端
子５より該メモリテスト装置８が構成されている。

【０００３】次に上記メモリテスト装置８の動作につい
て説明する。第１の入力端子１に入力された８ビットの
信号は、それぞれ１ビットづつ、ＥＮＯＲ３ａ〜３ｈの
一方の入力に加えられる。第２の入力端子２に入力され
た８ビットの信号はそれぞれ１ビットづつ、ＥＮＯＲ３
ａ〜３ｈのもう一方の入力に加えられる。ＥＮＯＲ３ａ
〜３ｈでは、入力された２つの信号が一致していればＨ
レベルを、不一致であればＬレベルをそれぞれ出力す
る。ＥＮＯＲ３ａ〜３ｈより出力された信号は、８入力
ＮＡＮＤ４に加えられる。ＥＮＯＲ３ａ〜３ｈより出力
された信号が全てＨレベルであれば、つまり第１の入力
端子１に入力された８ビットの信号と第２の入力端子２
に入力された８ビットの信号が全て一致している場合
は、８入力ＮＡＮＤ４よりＬレベルが出力され、出力端
子５にＬレベルが現れる。ＥＮＯＲ３ａ〜３ｈより出力
された信号のうち、１つでもＬレベルであれば、つま
り、第１の入力端子１に入力された８ビットの信号と第
２の入力端子２に入力された８ビットの信号の間に１ビ
ットでも不一致があった場合は、８入力ＮＡＮＤ４より
Ｈレベルが出力され、出力端子５にＨレベルが現れる。

【０００４】図９は上記図８に示す従来のメモリテスト
装置８を用いたメモリテスト装置を説明するためのブロ
ック図であり、図中、図８と同一符号は同一または相当
部分を示す。図９において、６はデータ入力端子であ
り、該データ入力端子６より入力された入力データは、
メモリ７およびメモリテスト装置８に入力される。７は
メモリテスト装置８によりテストされるメモリであり、
該メモリ７は８ビットメモリである。７ａはデータ入力
端子６に接続されているメモリ７のデータ入力端子、７
ｂはデータ出力端子９に接続されているメモリ７のデー
タ出力端子、９はメモリ７の出力データを出力するデー
タ出力端子、１０はメモリテスト装置８に接続されたテ
スト出力端子であり、メモリテスト装置８の出力データ
を出力する。また、図１０は上記メモリテスト装置の動
作を示すタイミングチャートであり、ここではデータを
１６進法で示している。

【０００５】次に、メモリテスト装置８を用いたメモリ
７のテスト方法について説明する。テストを行う際に
は、被テストメモリであるメモリ７に２回繰り返して同
じデータが書き込まれるような信号を入力端子６に入力
し、１つのアドレスについて読み出し動作が行われた後
に書き込み動作を行うと言う順序で動作させ、そしてア
ドレスを変化させる。例えば、図１０に示すように、１
周期目のメモリ７のアドレス０，１，２・・・には入力
データとしてそれぞれ００Ｈ，１１Ｈ，２２Ｈ・・・が
書き込まれ、２周期目ではアドレス０，１，２・・・で
は、まず、１周期目に書き込まれたデータが出力データ
として読み出された後、１周期目に書き込まれたデータ
と同じ入力データ（００Ｈ，１１Ｈ，２２Ｈ・・・）が
書き込まれる。ここで、メモリ７で読み出された１周期
目のデータは、メモリ７の出力端子７ｂから出力データ
として出力され、メモリテスト装置８の第１の入力端子
１に入力される。また、２周期目にメモリ７に入力され
た書き込みデータは同時にメモリテスト装置８の第２の
入力端子２にも入力される。

【０００６】こうして、メモリテスト装置８の第１の入
力端子１には、一旦メモリ７に書き込まれた入力データ
を読み出したデータ（１周期目の出力データ）が入力さ
れ、第２の入力端子２にはメモリ７に書き込むデータ
（２周期目の入力データ）と同じデータが入力されるこ
ととなる。メモリ７が正常であるならば第１の入力端子
１と第２の入力端子２には同じデータが入力されるので
出力端子５にはＬレベルが現れる。一方、メモリ７に何
らかの異常がある場合には、第１の入力端子１と第２の
入力端子２に入力されるデータが一致しないので、出力
端子５にはＨレベルが現れる。

【０００７】例えば、図１０において、２周期目のアド
レス０，１ではメモリ７の入力データ（メモリテスト装
置８の第２の入力端子２に入力されるデータ）および出
力データ（メモリテスト装置８の第１の入力端子１に入
力されるデータ）は共にそれぞれ００Ｈ，１１Ｈである
のでテスト出力はＬレベルであり、このアドレスのデー
タが期待値通りであることが判る。一方、２周期目のア
ドレス２，３ではメモリ７の入力データはそれぞれ２２
Ｈ（１０００１０Ｂ），３３Ｈ（１１００１１Ｂ）であ
るが、このときの出力データには誤りがあり、それぞれ
２０Ｈ（１０００００Ｂ），３１Ｈ（１１０００１Ｂ）
が出力されているため、下位から２ビット目が不一致で
ありメモリテスト装置８の出力端子５からはＨレベルが
出力され、メモリ７に何らかの異常があり、正しく動作
していない事が判る。

【０００８】

【発明が解決しようとする課題】従来のメモリテスト装
置は以上のように構成されているので、多ビット出力の
メモリをテストする場合であっても、テスト装置の出力
の論理値１つのみによりメモリの良否を判別しているの
で、出力期待値が簡単でありテストは簡単に行うことが
できるものの、メモリが不良だった場合、そのメモリの
どのビットに不良が有るのかを知ることができないとい
う問題点があった。また、どのビットが不良かを知るた
めには、各ビット毎のテスト結果を出力する出力端子が
必要になり、端子が多くなるなどの問題点があった。

【０００９】この発明は上記のような問題を解決するた
めになされたものであり、多ビット出力のメモリのテス
トを行う際に、出力端子を増やすことなく、１つの出力
のみでどのビットが不良であるのかを容易に判定するこ
とができるメモリテスト装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るメモリテ
スト装置は、多ビット出力の被テストメモリに書き込ま
れた書き込みデータを読み出した第１のデータおよび前
記書き込みデータと同じ内容の第２のデータのそれぞれ
のビットについてデータ内容の一致，不一致を判定し、
これら判定結果を一致出力または不一致出力として出力
する第１の判定手段と、該第１の判定手段の判定結果の
うち１つ以上の所定のビットの判定結果を有効とする有
効化手段と、該有効化手段により有効とされたビットの
判定結果のすべてが一致出力であるかどうかを判定する
第２の判定手段とを備えたものである。

【００１１】また、この発明に係るメモリテスト装置
は、上記メモリテスト装置において、被テストメモリの
出力および入力にそれぞれ第１および第２の入力端子を
接続し、被テストメモリの入力と第２の入力端子の接続
点に、第２のデータが入力される第２データ入力端子を
接続し、有効とするビットを指定するテストビット指定
信号が入力されるテストビット指定端子を前記メモリテ
スト装置の有効化手段に接続して、メモリをテストする
ようにしたものである。

【００１２】さらに、この発明に係るメモリテスト装置
は、上記メモリテスト装置において、被テストメモリの
出力および入力にそれぞれ第１および第２の入力端子を
接続し、有効とするビットを指定するテストビット指定
信号を記憶する記憶手段を前記メモリテスト装置の有効
化手段に接続し、テストビット指定信号と第２のデータ
が入力されるデータ入力端子と、記憶手段あるいは前記
被テストメモリの入力と第２の入力端子の接続点のどち
らかとの接続を切り換えるスイッチ手段を、データ入力
端子と、接続点および記憶手段との間に接続し、記憶手
段とスイッチ手段の動作を制御信号によって制御し、メ
モリをテストするようにしたものである。

【００１３】

【作用】この発明に係るメモリテスト装置は、被テスト
メモリの任意のビットについてのテスト結果のみを有効
とし、その結果を該メモリテスト装置より出力すること
ができるので、該メモリテスト装置の出力端子には、有
効とされた任意のビットについての判定結果のみが出力
されることとなり、多ビットのメモリをテストする際に
も、各ビットの良否を判定するための各ビット用の出力
端子を設けることなく、１つの出力端子のみで、どのビ
ットが不良であるのかを容易に判別することができる。

【００１４】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるメモリテスト装
置の構造を示す回路図であり、ここでは１ワード当たり
８ビットのデータに対応するものについて示している。
図において、１は８個の入力をもつ第１の入力端子であ
り、該メモリテスト装置によりテストされる被テストメ
モリからの出力データが入力される。２は８個の入力を
もつ第２の入力端子であり、ここには被テストメモリに
入力する入力データと同じものが入力される。３ａ〜３
ｈは一方の入力が第１の入力端子１に、もう一方の入力
が第２の入力端子２にそれぞれ接続された一致回路（以
下、ＥＮＯＲと称す）、４は８個の入力にＯＲ１１ａ〜
１１ｈの出力がそれぞれ接続された８入力否定論理和回
路（以下、８入力ＮＡＮＤと称す）、５は８入力ＮＡＮ
Ｄ４の出力に接続された出力端子、１１ａ〜１１ｈは一
方の入力が第３の入力端子１２に、もう一方の入力がＥ
ＮＯＲ３ａ〜３ｈの出力にそれぞれ接続された論理和回
路（以下、ＯＲと称す）、１２は８個の入力をもちメモ
リテスト装置１３における有効ビットを指定するための
テストビット指定信号が入力される第３の入力端子であ
る。１３はこの発明の一実施例によるメモリテスト装置
であり、以上第１の入力端子１，第２の入力端子２，第
３の入力端子１２，ＥＮＯＲ３ａ〜３ｈ，８入力ＮＡＮ
Ｄ４，ＯＲ１１ａ〜１１ｈ，出力端子５より該メモリテ
スト装置１３が構成されている。

【００１５】次に上記メモリテスト装置１３の動作につ
いて説明する。第１の入力端子１に入力された８ビット
の信号は、それぞれ１ビットづつ、ＥＮＯＲ３ａ〜３ｈ
の一方の入力に加えられる。第２の入力端子２に入力さ
れた８ビットの信号はそれぞれ１ビットずつ、ＥＮＯＲ
３ａ〜３ｈのもう一方の入力に加えられる。ＥＮＯＲ３
ａ〜３ｈでは、入力された２つの信号が一致していれば
Ｈレベルを、不一致であればＬレベルをそれぞれ出力す
る。ＥＮＯＲ３ａ〜３ｈより出力された信号は、ＯＲ１
１ａ〜１１ｈの一方の入力に加えられる。

【００１６】ここで、第３の入力端子１２に入力されて
いるテストビット指定信号がすべてＬレベルである場
合、つまりＯＲ１１ａ〜１１ｈのもう一方の入力に加え
られる信号がすべてＬレベルである場合、ＯＲ１１ａ〜
１１ｈの出力にはＥＮＯＲ３ａ〜３ｈの出力がそのまま
伝搬される。この場合は、このメモリテスト装置１３は
従来例のメモリテスト装置８と同様の動作をすることと
なり、ＥＮＯＲ３ａ〜３ｈより出力された信号が全てＨ
レベルであれば、つまり、メモリ７の動作が正常で、第
１の入力端子１に入力された８ビットの信号と第２の入
力端子２に入力された８ビットの信号が一致している場
合は、８入力ＮＡＮＤ４よりＬレベルが出力され、出力
端子５にＬレベルが現れる。ＥＮＯＲ３ａ〜３ｈより出
力された信号のうち、１つでもＬレベルであれば、つま
り、メモリ７に何らかの異常があり、第１の入力端子１
に入力された８ビットの信号と第２の入力端子２に入力
された８ビットの信号が１ビットでも不一致の場合は、
８入力ＮＡＮＤ４よりＬレベルが出力され、出力端子５
にＨレベルが現れる。

【００１７】また、第３の入力端子１２に入力されてい
るテストビット指定信号の任意の１つのビットのみがＬ
レベルである場合、ＯＲ１１ａ〜１１ｈのうち一方の入
力にＨレベルが入力されたものは、もう一方の入力に接
続されているＥＮＯＲ３ａ〜３ｈの出力に関係なくその
出力はＨレベルとなる。また、一方の入力にＬレベルが
入力されたＯＲ１１は、もう一方の入力に接続されてい
るＥＮＯＲ３の判別結果をその出力に伝搬する。よっ
て、テストビット指定信号により指定されたビットの判
別結果のみ出力端子５に出力することになる。

【００１８】例えば、第３の入力端子１２からの入力が
ＯＲ１１ａ〜１１ｇに対してはＨレベル、ＯＲ１１ｈに
対してのみＬレベルである場合、ＥＮＯＲ３ａ〜３ｇの
一致・不一致の判別結果に係わらずＯＲ１１ａ〜１１ｇ
の出力はＨレベルとなるので、ＥＮＯＲ３ａ〜３ｇの一
致・不一致の判別結果は無効化され、ＥＮＯＲ３ｈの一
致・不一致の判別結果出力のみがＯＲ１１ｈの出力に伝
搬する。ＥＮＯＲ３ｈより出力された信号がＨレベルの
場合、つまり、第１の入力端子１に入力された８ビット
のデータと第２の入力端子２に入力された８ビットのデ
ータのうちＥＮＯＲ３ｈに入力されているビットのデー
タが一致している場合は、８入力ＮＡＮＤ４よりＬレベ
ルが出力され、出力端子５にＬレベルが現れる。ＥＮＯ
Ｒ３ｈより出力された信号がＬレベルの場合、つまり第
１の入力端子１に入力された８ビットのデータと第２の
入力端子２に入力された８ビットの信号のうちＥＮＯＲ
３ｈに入力されているビットのデータが不一致の場合
は、８入力ＮＡＮＤ４よりＨレベルが出力され、出力端
子５にＨレベルが現れる。

【００１９】このように、上記第１の実施例では、多ビ
ット出力のメモリをテストする際に、テストビット指定
信号により有効とするビットを指定し、有効ビットのテ
スト結果のみをメモリテスト装置の出力として、１つの
出力端子から出力するようできるので、各ビット毎にテ
スト用の端子を設けることもなく、どのビットが不良で
あるかを１つの出力端子のみで容易に判定することがで
きる。

【００２０】図２はこの発明の第２の実施例によるメモ
リテスト装置を説明するためのブロック図であり、図
中、図１と同一符号は同一または相当部分を示す。な
お、該メモリテスト装置においては、上記第１の実施例
によるメモリテスト装置１３を使用している。図２にお
いて、６はデータ入力端子であり、該データ入力端子６
より入力された入力データは、メモリ７およびメモリテ
スト装置１３に入力される。７はメモリテスト装置１３
によりテストされるメモリであり、該メモリ７は８ビッ
トメモリである。７ａはデータ入力端子６に接続されて
いるメモリ７のデータ出力端子、７ｂはデータ出力端子
９に接続されているメモリ７のデータ出力端子、９はメ
モリ７の出力データを出力するデータ出力端子、１０は
メモリテスト装置１３に接続されたテスト出力端子であ
り、メモリテスト装置１３のテスト結果である出力デー
タを出力する。１４はメモリテスト装置１３の第３の入
力端子１２に接続されたテストビット指定端子（制御信
号指定端子）であり、有効ビットを指定するテストビッ
ト指定信号が入力される。

【００２１】図３，図４．図５はそれぞれ上記第２の実
施例によるメモリテスト装置の動作を示すタイミングチ
ャートであり、それぞれ、テストビット指定信号が００
Ｈ（００Ｂ），ＦＥＨ（１１１１１１１０Ｂ），ＦＤＨ
（１１１１１１０１Ｂ）の場合の動作について示してい
る。

【００２２】次に、メモリテスト装置について説明す
る。なお、入力端子６に入力する入力データおよびメモ
リの読み書きの動作は従来例と同様とする。まず、メモ
リテスト装置１３により、被テストメモリが正常である
か異常であるかのみを判定するために、図３に示すよう
に、テストビット指定端子１４に００Ｈ（００Ｂ）をテ
ストビット指定信号として入力する。この場合は、メモ
リテスト装置１３の第３の入力端子１２にも００Ｈ（０
０Ｂ）が入力されるので、ＯＲ１１ａ〜１１ｈの一方の
入力に加えられる信号はすべてＬレベルであり、メモリ
テスト装置１３は全ビット有効となる。この場合は従来
のメモリテスト装置８と同様に動作するので、タイミン
グチャートも図３に示すように従来例と同様である。

【００２３】ここで、メモリ７が正常であるとき、メモ
リテスト装置１３の第１の入力端子１及び第２の入力端
子２には同じデータが入力されるので、出力端子５には
Ｌレベルが現れる。例えば、図３において、２周期目の
アドレス０ではメモリ７の入力データおよび出力データ
は共に００Ｈであるのでテスト出力はＬレベルであり、
このアドレス０のデータが期待値通りであることが判
る。一方、メモリ７に何らかの異常があり、正しいデー
タが出力されない場合には、メモリテスト装置１３の第
１の入力端子１及び第２の入力端子２には異なるデータ
が入力されるので、出力端子５にはＨレベルが現れる。
例えば、図３において、２周期目のアドレス２，３で
は、メモリ７の入力データはそれぞれ２２Ｈ（１０００
１０Ｂ），３３Ｈ（１１００１１Ｂ）であるが、出力デ
ータに誤りがあり、それぞれ２０Ｈ（１０００００
Ｂ），３１Ｈ（１１０００１Ｂ）が出力されている。つ
まり、アドレス２，３ではともに下位から２ビット目が
不一致であるので、メモリテスト装置１３からはＨレベ
ルが出力され、メモリ７が正しく動作していないことが
判る。

【００２４】次に、被テストメモリに何らかの異常があ
るということがわかり、さらに、どのビットが不良であ
るかを知りたいときには、テストビット指定信号により
各ビットの正常，異常を調べる。図４に示すように、テ
ストビット指定端子１４にテストビット指定信号として
ＦＥＨ（１１１１１１１０Ｂ）が入力されている場合
は、メモリテスト装置１３の第３の入力端子１２にもＦ
ＥＨ（１１１１１１１０Ｂ）が入力される。つまり、Ｏ
Ｒ１１ａ〜１１ｈの一方の入力に加えられる信号のう
ち、下位１ビット目に加えられる信号のみＬレベルであ
るので、メモリテスト装置１３は下位１ビット目のみ有
効となる。よって、この場合の動作は、メモリ７の他の
ビットの正常，異常に係わらず、メモリ７の下位１ビッ
ト目が正常であれば出力端子５にはＬレベルが、異常で
あればＨレベルが現れることとなる。

【００２５】例えば、図４において２周期目のアドレス
２，３では、メモリ７の入力データとしてそれぞれ２２
Ｈ（１０００１０Ｂ），３３Ｈ（１１００１１Ｂ）が入
力されているが、出力データに誤りがあり、それぞれ２
０Ｈ（１０００００Ｂ），３１Ｈ（１１０００１Ｂ）が
出力されており、下位から２ビット目が不一致である。
しかし、ここではテストビット指定信号をＦＥＨ（１１
１１１１１０Ｂ）として、下位１ビット目についてのみ
メモリテスト装置１３を有効としているので、下位２ビ
ット目については異常でも下位１ビット目については正
常であり、このビットでは第１の入力端子１及び第２の
入力端子２のデータは期待値どおりであるので、メモリ
テスト装置１３からはＬレベルが出力され、メモリの下
位１ビット目については正常であることが判る。

【００２６】さらに、図５に示すように、テストビット
指定端子１４にテストビット指定信号としてＦＤＨ（１
１１１１１０１Ｂ）が入力されている場合は、メモリテ
スト装置１３の第３の入力端子１２にもＦＤＨ（１１１
１１１０１Ｂ）が入力される。つまり、ＯＲ１１ａ〜１
１ｈの一方の入力に加えられる信号のうち、下位２ビッ
ト目に加えられる信号のみＬレベルであるので、メモリ
テスト装置１３は下位２ビット目のみ有効となる。よっ
て、この場合の動作では、メモリ７の他のビットの正
常，異常に係わらず、メモリ７の下位２ビット目が正常
であれば出力端子５にはＬレベルが、異常であればＨレ
ベルが現れることとなる。

【００２７】例えば、図５においてアドレス２，３で
は、メモリ７にそれぞれ入力データ２２Ｈ（１０００１
０Ｂ），３３Ｈ（１１００１１Ｂ）が入力されている
が、出力データに誤りがあり、それぞれ２０Ｈ（１００
０００Ｂ），２１Ｈ（１００００１Ｂ）が出力されてお
り、下位から２ビット目が不一致である。このとき、第
３の入力端子１２にはＦＤＨ（１１１１１１０１Ｂ）が
入力され、メモリテスト装置１３を下位から２ビット目
のみ有効としているので、出力端子５にはＨレベルが現
れ、２ビット目について異常があることが判る。

【００２８】このように、上記第２の実施例では、上記
第１の実施例と同様に多ビット出力のメモリをテストす
る際に、テストビット指定信号により有効とするビット
を指定し、有効ビットのテスト結果のみをメモリテスト
装置の出力として、１つの出力端子より出力するように
したので、各ビット毎にテスト用の端子を設けることも
なく、どのビットが不良であるかを１つの出力端子のみ
で容易に判定することができる。また、全てのビットを
有効とするようなテストビット指定信号を設定すること
により、メモリ全体の正常，異常を従来通り判定するこ
ともできる。

【００２９】次に、この発明の第３の実施例によるメモ
リテスト装置を図について説明する。なお、このメモリ
テスト装置では、上記第１の実施例によるメモリテスト
装置１３を使用している。図６はこの発明の第３の実施
例によるメモリテスト装置を説明するためのブロック図
であり、図中、図２と同一符号のものは同一または相当
部分を示す。図６において、１５は入力がデータ入力端
子６に接続され、一方の出力がメモリ７のデータ入力端
子７ａおよびメモリテスト装置１３の第２の入力端子２
に接続され、もう一方の出力がテストビット記憶装置１
６の入力端子に接続される切換スイッチであり、テスト
ビット指定端子（制御信号指定端子）１４に加えられる
制御信号により、該制御信号がＨレベルのときにはデー
タ入力端子６とテストビット記憶回路１６とを接続し、
Ｌレベルのときにはデータ入力端子６とメモリ７のデー
タ入力端子７ａおよびメモリテスト装置１３の第２の入
力端子２とを接続するよう駆動される。１６は前記制御
信号指定端子１４に入力される制御信号によって制御さ
れるテストビット記憶回路であり、制御信号がＨレベル
のときには書き込みモードとなって、データ入力端子６
に入力されるテストビット指定信号を該テストビット記
憶回路内１６に記憶し、制御信号がＬレベルのときには
読み出しモードとなって該テストビット記憶回路内１６
に記憶されていたテストビット指定信号をメモリテスト
装置１３に出力する。なお、制御信号指定端子１４から
出力される制御信号がＨレベルのときには入力端子６に
はテストビット指定信号が入力され、Ｌレベルのときに
は入力端子６にはメモリ７に書き込む入力データが入力
される。図７はこの発明の第３の実施例によるメモリテ
スト装置の動作を示すタイミングチャートである。

【００３０】例えば、図７に示すテストビット設定期間
においては、制御信号指定端子１４から出力される制御
信号がＨレベルとなっているので、入力端子６にはテス
トビット指定信号としてＦＤＨ（１１１１１１０１Ｂ）
が入力されている。このとき、切換スイッチ１５はテス
トビット記憶回路１６側に接続されるので、データ入力
端子６とテストビット記憶回路１６とが接続され、Ｂ点
にはデータ入力端子６に入力されたテストビット指定信
号ＦＤＨ（１１１１１１０１Ｂ）が現れる。一方、Ａ点
ではハイインピーダンス（Ｈｉ−Ｚ）状態となってい
る。また、テストビット記憶回路１６はＨレベルの制御
信号により書き込みモードとなっており、データ入力端
子６に入力されたテストビット指定信号ＦＤＨ（１１１
１１１０１Ｂ）を記憶する。

【００３１】次に、テストビット設定期間後、制御信号
指定端子１４から出力される制御信号がＬレベルとなる
と、データ入力端子６にはメモリ７に書き込む入力デー
タが入力されるようになり、また、切換スイッチ１５は
メモリ７および第２の入力端子２側に切り換わり、デー
タ入力端子６とメモリ７および第２の入力端子２とが接
続され、Ａ点には入力データが現れる。一方、Ｂ点では
ハイインピーダンス状態となる。また、テストビット記
憶回路１６はＬレベルの制御信号により読出モードとな
り、記憶されていたテストビット指定信号が読み出され
ることにより、Ｃ点にＦＤＨ（１１１１１１０１Ｂ）が
現れ、これはメモリテスト装置１３のテストビット指定
端子１２に入力される。これによりメモリテスト装置１
３は、下位から２ビット目のみ有効とすることになる。
以下の動作については、上記第２の実施例と同様である

【００３２】このように、上記第３の実施例では、上記
第１および第２の実施例と同様に、多ビット出力のメモ
リをテストする際に、テストビット指定信号により有効
とするビットを指定し、有効ビットのテスト結果のみを
メモリテスト装置の出力としたので、各ビット毎にテス
ト用の端子を設けることもなく、どのビットが不良であ
るかを１つの出力端子のみで容易に判定することができ
るとともに、被テストメモリへ書き込むための入力デー
タを入力するための入力端子に、テストビット設定期間
中は、有効とするビットを指定するテストビット指定信
号を入力するようにしたので、テストビット指定信号を
入力するための端子を設ける必要はなくなり、端子数の
増加を抑えることができる。

【００３３】

【発明の効果】この発明に係るメモリテスト装置におい
ては、多ビット出力のメモリをテストする際に、テスト
ビット指定信号により有効とするビットを指定し、有効
ビットのテスト結果のみをメモリテスト装置の出力とし
て、１つの出力端子から出力するようできるので、各ビ
ット毎にテスト用の端子を設けることもなく、どのビッ
トが不良であるかを１つの出力端子のみで容易に判定す
ることができるという効果がある。また、全てのビット
を有効とするようなテストビット指定信号を設定するこ
とにより、メモリ全体の正常，異常を従来通り判定する
こともできるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリテスト装置の
構造を示す回路図である。

【図２】この発明の第２の実施例によるメモリテスト装
置を説明するためのブロック図である。

【図３】この発明の第２の実施例によるメモリテスト装
置の動作を示すタイミングチャートである。

【図４】この発明の第２の実施例によるメモリテスト装
置の動作を示すタイミングチャートである。

【図５】この発明の第２の実施例によるメモリテスト装
置の動作を示すタイミングチャートである。

【図６】この発明の第３の実施例によるメモリテスト装
置を説明するためのブロック図である。

【図７】この発明の第３の実施例によるメモリテスト装
置の動作を示すタイミングチャートである。

【図８】従来のメモリテスト装置の構成を示す回路図で
ある。

【図９】従来のメモリテスト装置を説明するためのブロ
ック図である。

【図１０】従来のメモリテスト装置の動作を示すタイミ
ングチャートである。

【符号の説明】

１第１の入力端子２第２の入力端子３ａ〜ｈ一致回路（ＥＮＯＲ）４８入力否定論理和回路（８入力ＮＡＮＤ）５出力端子６データ入力端子７メモリ７ａメモリ７のデータ入力端子７ｂメモリ７のデータ出力端子９データ出力端子１０テスト出力端子１１ａ〜ｈ倫理和回路（ＯＲ）１２第３の入力端子１３メモリテスト装置１４テストビット指定端子１５切替スイッチ１６テストビット記憶装置

Claims

【特許請求の範囲】

【請求項１】多ビット出力の被テストメモリに書き込
まれた書き込みデータを読み出した第１のデータと、前
記書き込みデータと同じ内容の第２のデータとを比較
し、それらの内容の一致，不一致を判定することにより
前記被テストメモリをテストするメモリテスト装置にお
いて、前記第１および第２のデータがそれぞれ入力される第１
および第２の入力端子と、前記第１および第２のデータのそれぞれのビットについ
てデータ内容の一致，不一致を判定し、これら判定結果
を一致出力または不一致出力として出力する第１の判定
手段と、前記第１の判定手段の判定結果のうち１つ以上の所定の
ビットの判定結果を有効とする有効化手段と、前記有効化手段により有効とされたビットの判定結果の
すべてが一致出力であるかどうかを判定する第２の判定
手段とを備えたことを特徴とするメモリテスト装置。
【請求項２】請求項１記載のメモリテスト装置におい
て、前記被テストメモリの出力および入力にそれぞれ第１お
よび第２の入力端子を接続し、前記被テストメモリの入力と第２の入力端子の接続点
に、第２のデータが入力される第２データ入力端子を接
続し、有効とするビットを指定するテストビット指定信号が入
力されるテストビット指定端子を前記メモリテスト装置
の有効化手段に接続して被テストメモリのテストを行う
ことを特徴とするメモリテスト装置。
【請求項３】請求項１記載のメモリテスト装置におい
て、前記被テストメモリの出力および入力にそれぞれ第１お
よび第２の入力端子を接続し、有効とするビットを指定するテストビット指定信号を記
憶する記憶手段を前記メモリテスト装置の有効化手段に
接続し、前記テストビット指定信号と第２のデータが入力される
データ入力端子と、前記記憶手段あるいは前記被テスト
メモリの入力と第２の入力端子の接続点のいずれかとの
接続を切り換えるスイッチ手段を、データ入力端子と、
接続点および記憶手段との間に接続し、前記記憶手段とスイッチ手段の動作を制御信号によって
制御して被テストメモリのテストを行うことを特徴とす
るメモリテスト装置。