JPH0646468A - 空間スイッチ回路 - Google Patents
空間スイッチ回路Info
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- JPH0646468A JPH0646468A JP4099074A JP9907492A JPH0646468A JP H0646468 A JPH0646468 A JP H0646468A JP 4099074 A JP4099074 A JP 4099074A JP 9907492 A JP9907492 A JP 9907492A JP H0646468 A JPH0646468 A JP H0646468A
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- 238000012360 testing method Methods 0.000 claims abstract description 52
- 238000001514 detection method Methods 0.000 claims description 48
- 238000012937 correction Methods 0.000 claims description 7
- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 11
- 238000004891 communication Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
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- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】Ｎ×Ｍ空間スイッチ回路で未使用となっている
スイッチを含め全体のスイッチパスに対し障害検出を行
う。 【構成】未使用の回路に入力するテストパタン信号１０
５と期待値パタン信号１０４とを発生するテストパタン
発生手段１と、未使用と使用中の回路を選択し未使用の
回路にテストパタン信号１０５を入力するＮ個の２入力
選択回路２と、Ｎ本の入力線からスイッチ制御信号１０
６により１つを選択し出力するＭ個のＮ入力選択回路３
と、スイッチ制御信号１０６を発生するＭ個のスイッチ
ング制御手段４と、Ｎ入力選択回路３の出力信号と期待
値パタン信号とを比較し障害出力信号を出力する障害検
出手段５と、各ブロックの動作を制御する制御情報１０
３を供給する未使用端子検出手段６とで構成される。
スイッチを含め全体のスイッチパスに対し障害検出を行
う。 【構成】未使用の回路に入力するテストパタン信号１０
５と期待値パタン信号１０４とを発生するテストパタン
発生手段１と、未使用と使用中の回路を選択し未使用の
回路にテストパタン信号１０５を入力するＮ個の２入力
選択回路２と、Ｎ本の入力線からスイッチ制御信号１０
６により１つを選択し出力するＭ個のＮ入力選択回路３
と、スイッチ制御信号１０６を発生するＭ個のスイッチ
ング制御手段４と、Ｎ入力選択回路３の出力信号と期待
値パタン信号とを比較し障害出力信号を出力する障害検
出手段５と、各ブロックの動作を制御する制御情報１０
３を供給する未使用端子検出手段６とで構成される。
Description
【０００１】
【産業上の利用分野】本発明は空間スイッチ回路に関
し、特に、複数の通信回線の接続交換に用いられる空間
スイッチ回路に関する。
し、特に、複数の通信回線の接続交換に用いられる空間
スイッチ回路に関する。
【０００２】
【従来の技術】従来、この種の空間スイッチ回路は図６
に示す回路構成となっている。即ち、Ｎ本のデータ入力
端子１７を共通のデータ入力とするＭ個のＮ入力選択回
路１３と、このＮ入力選択回路１３にｎビット制御信号
１１０を与えるＭ個のスイッチング制御手段１４と、Ｍ
個のＮ入力選択回路１３のデータ出力が接続されるＭ個
のデータ出力端子１８とで構成されている。図６におい
てスイッチング制御手段１３には、ｎビットの情報を予
め書き込んでおく。このｎビットの情報はＭ個のＮ入力
選択回路１３が選択するデータ入力端子１７の番号が指
定されており、Ｍ個のＮ入力選択回路１３の出力にはそ
れによって指定されたデータ入力端子１７からの情報が
得られ、データ出力端子４を通じて外部へ出力される。
即ちＮ本の入力線とＭ本の出力線とがスイッチング制御
手段１４のスイッチ制御信号１１０によりマトリックス
状に相互接続される。
に示す回路構成となっている。即ち、Ｎ本のデータ入力
端子１７を共通のデータ入力とするＭ個のＮ入力選択回
路１３と、このＮ入力選択回路１３にｎビット制御信号
１１０を与えるＭ個のスイッチング制御手段１４と、Ｍ
個のＮ入力選択回路１３のデータ出力が接続されるＭ個
のデータ出力端子１８とで構成されている。図６におい
てスイッチング制御手段１３には、ｎビットの情報を予
め書き込んでおく。このｎビットの情報はＭ個のＮ入力
選択回路１３が選択するデータ入力端子１７の番号が指
定されており、Ｍ個のＮ入力選択回路１３の出力にはそ
れによって指定されたデータ入力端子１７からの情報が
得られ、データ出力端子４を通じて外部へ出力される。
即ちＮ本の入力線とＭ本の出力線とがスイッチング制御
手段１４のスイッチ制御信号１１０によりマトリックス
状に相互接続される。
【０００３】
【発明が解決しようとする課題】上述した従来例による
空間スイッチ回路は、スイッチ回路の各スイッチパス毎
に障害検出機能がなく、障害を発生した場合その探索に
手間がかかり、特に未使用のスイッチパスに関し障害パ
スを知らずに使用した場合、システム側で大きな混乱を
招くという問題がある。
空間スイッチ回路は、スイッチ回路の各スイッチパス毎
に障害検出機能がなく、障害を発生した場合その探索に
手間がかかり、特に未使用のスイッチパスに関し障害パ
スを知らずに使用した場合、システム側で大きな混乱を
招くという問題がある。
【０００４】
【課題を解決するための手段】本発明の空間スイッチ回
路は、試験用のテストパタン信号と照合用の期待値パタ
ン信号とを発生するテストパタン発生手段と、前記テス
トパタン信号と第１〜第Ｎのデータ入力端子からの各デ
ータ入力信号とをそれぞれ入力し一方を選択し出力する
第１〜第Ｎの２入力選択回路と、前記第１〜第Ｎの２入
力選択回路の出力信号を入力しいずれか１つの入力信号
を選択しデータ出力端子へ出力する第１〜第ＭのＮ入力
選択回路と、前記第１〜第ＭのＮ入力選択回路に選択用
のｎビットのスイッチの制御信号をそれぞれ与える第１
〜第Ｍのスイッチング制御手段と、前記第１〜第ＭのＮ
入力選択回路の各出力信号と前記期待値パタン信号とを
入力して障害検出を行い障害検出信号を障害出力端子へ
出力する障害検出手段と、前記第１〜第Ｍのスイッチン
グ制御手段の各前記スイッチ制御信号を入力し前記第１
〜第Ｎの２入力選択回路と前記テストパタン発生手段と
前記障害検出手段と前記第１〜第Ｍのスイッチング制御
手段とをそれぞれ制御する複数の信号から構成される制
御情報を出力する未使用端子検出手段とを備えている。
路は、試験用のテストパタン信号と照合用の期待値パタ
ン信号とを発生するテストパタン発生手段と、前記テス
トパタン信号と第１〜第Ｎのデータ入力端子からの各デ
ータ入力信号とをそれぞれ入力し一方を選択し出力する
第１〜第Ｎの２入力選択回路と、前記第１〜第Ｎの２入
力選択回路の出力信号を入力しいずれか１つの入力信号
を選択しデータ出力端子へ出力する第１〜第ＭのＮ入力
選択回路と、前記第１〜第ＭのＮ入力選択回路に選択用
のｎビットのスイッチの制御信号をそれぞれ与える第１
〜第Ｍのスイッチング制御手段と、前記第１〜第ＭのＮ
入力選択回路の各出力信号と前記期待値パタン信号とを
入力して障害検出を行い障害検出信号を障害出力端子へ
出力する障害検出手段と、前記第１〜第Ｍのスイッチン
グ制御手段の各前記スイッチ制御信号を入力し前記第１
〜第Ｎの２入力選択回路と前記テストパタン発生手段と
前記障害検出手段と前記第１〜第Ｍのスイッチング制御
手段とをそれぞれ制御する複数の信号から構成される制
御情報を出力する未使用端子検出手段とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
すなわちＮ本のデータ入力端子７と、試験用のパタンを
生成するテストパタン発生手段１と、テストパタン発生
手段１のテストパタン信号１０５とＮ本のデータ入力端
子１からの各データ入力信号１０１とを入力とするＮ個
の２入力選択回路２と、Ｎ個の２入力選択回路２の出力
をデータ入力とするＭ個のＮ入力選択回路３と、Ｍ個の
Ｎ入力選択回路３にｎビットのスイッチ制御信号１０６
を与えるＭ個のスイッチング制御手段４と、Ｍ個のＮ入
力選択回路３のデータ出力信号１０２とテストパタン発
生手段１の期待値パタン信号１０４とを入力として障害
検出を行う障害検出手段５と、Ｍ個のスイッチング制御
手段４のｎビットのスイッチ制御信号１０６を入力し
て、Ｎ個の２入力選択回路２とテストパタン発生手段１
と障害検出手段５とＭ個のスイッチング制御手段４とを
制御する制御情報１０３を出力する未使用端子検出手段
８とを備えている。
る。図１は本発明の一実施例を示すブロック図である。
すなわちＮ本のデータ入力端子７と、試験用のパタンを
生成するテストパタン発生手段１と、テストパタン発生
手段１のテストパタン信号１０５とＮ本のデータ入力端
子１からの各データ入力信号１０１とを入力とするＮ個
の２入力選択回路２と、Ｎ個の２入力選択回路２の出力
をデータ入力とするＭ個のＮ入力選択回路３と、Ｍ個の
Ｎ入力選択回路３にｎビットのスイッチ制御信号１０６
を与えるＭ個のスイッチング制御手段４と、Ｍ個のＮ入
力選択回路３のデータ出力信号１０２とテストパタン発
生手段１の期待値パタン信号１０４とを入力として障害
検出を行う障害検出手段５と、Ｍ個のスイッチング制御
手段４のｎビットのスイッチ制御信号１０６を入力し
て、Ｎ個の２入力選択回路２とテストパタン発生手段１
と障害検出手段５とＭ個のスイッチング制御手段４とを
制御する制御情報１０３を出力する未使用端子検出手段
８とを備えている。
【０００６】スイッチング制御手段４には、Ｎ入力選択
回路３の入力線を選択するためのｎビットの情報を予め
書き込んでおく。このｎビットの情報はＭ個のＮ入力選
択回路３が選択するデータ入力端子７の番号に相当す
る。端子番号は１から始まる連続した２進数で、オール
０が書き込まれた場合はｎ入力選択回路３の入力はデー
タ入力端子７には接続されないため解放状態と規定され
る。次に、未使用端子検出手段６でＮ本の入力端子７の
中で使用していないデータ入力端子７の番号と、Ｍ個の
Ｎ入力選択回路３の中で解放状態となっているものの番
号を検出する。Ｎ個の２入力選択回路２は未使用端子検
出手段６からのＮ本の制御出力端子の信号で制御され、
データ入力端子７の中で未使用と判断された入力端子に
ついてはテストパタン発生手段４のテストパタン信号１
０５側を選択し、使用中の入力端子についてはデータ入
力信号１０１側を選択する。
回路３の入力線を選択するためのｎビットの情報を予め
書き込んでおく。このｎビットの情報はＭ個のＮ入力選
択回路３が選択するデータ入力端子７の番号に相当す
る。端子番号は１から始まる連続した２進数で、オール
０が書き込まれた場合はｎ入力選択回路３の入力はデー
タ入力端子７には接続されないため解放状態と規定され
る。次に、未使用端子検出手段６でＮ本の入力端子７の
中で使用していないデータ入力端子７の番号と、Ｍ個の
Ｎ入力選択回路３の中で解放状態となっているものの番
号を検出する。Ｎ個の２入力選択回路２は未使用端子検
出手段６からのＮ本の制御出力端子の信号で制御され、
データ入力端子７の中で未使用と判断された入力端子に
ついてはテストパタン発生手段４のテストパタン信号１
０５側を選択し、使用中の入力端子についてはデータ入
力信号１０１側を選択する。
【０００７】従って、Ｍ個のＮ入力選択回路３の出力か
らはスイッチング制御手段４で指定されたデータ入力信
号１０１またはテストパタン信号１０５が得られ、デー
タ出力信号１０２としてデータ出力端子８を通じて外部
へ出力される。障害検出手段５ではＭ個のＮ入力選択回
路３のデータ出力信号１０２とテストパタン発生手段１
の期待値パタン信号１０４からＮ入力選択回路３の主信
号経路の正常性を判断し結果を障害出力信号１０３とし
て障害出力端子９より出力する。尚、未使用のデータ入
力端子７に対してのみ障害発生を行えばよい場合、テス
トパタン発生手段１と障害検出手段５とは回路が簡略化
できる。
らはスイッチング制御手段４で指定されたデータ入力信
号１０１またはテストパタン信号１０５が得られ、デー
タ出力信号１０２としてデータ出力端子８を通じて外部
へ出力される。障害検出手段５ではＭ個のＮ入力選択回
路３のデータ出力信号１０２とテストパタン発生手段１
の期待値パタン信号１０４からＮ入力選択回路３の主信
号経路の正常性を判断し結果を障害出力信号１０３とし
て障害出力端子９より出力する。尚、未使用のデータ入
力端子７に対してのみ障害発生を行えばよい場合、テス
トパタン発生手段１と障害検出手段５とは回路が簡略化
できる。
【０００８】次に各ブロック毎に詳細な説明を付け加え
る。図２は図１におけるテストパタン発生手段１のブロ
ック図である。すなわち、分周回路１１と、Ｎ本のデー
タ入力信号１０１を入力とするＮ入力選択回路１４と、
分周回路１１の出力するテストパタン信号１０５とＮ入
力選択回路１４の出力信号とを入力とし、未使用端子検
出手段６より出力される制御情報１０３の中の未使用入
力端子検出信号１０３ａにより制御される２入力選択回
路１３と、２入力選択回路１３の出力信号を入力する遅
延補正回路１２とを備えている。
る。図２は図１におけるテストパタン発生手段１のブロ
ック図である。すなわち、分周回路１１と、Ｎ本のデー
タ入力信号１０１を入力とするＮ入力選択回路１４と、
分周回路１１の出力するテストパタン信号１０５とＮ入
力選択回路１４の出力信号とを入力とし、未使用端子検
出手段６より出力される制御情報１０３の中の未使用入
力端子検出信号１０３ａにより制御される２入力選択回
路１３と、２入力選択回路１３の出力信号を入力する遅
延補正回路１２とを備えている。
【０００９】期待値パタン信号１０４としては、分周回
路１１で作成されたテストパタン信号１０５とＮ本のデ
ータ入力信号１０１とが選択できる回路構成となってい
る。Ｎ入力選択回路１４では現在テスト中のデータ入力
信号１０１が制御情報１０３の中の接続状態信号１０３
ｃにより選択されている。２入力選択回路１３では未使
用のデータ入力端子７に対しては、分周回路１１のテス
トパタン信号１０５を、使用中のデータ入力端子７に対
しては、Ｎ入力選択回路１４で選択された入力データ信
号１０１を期待値パタン信号１０４として選択し、遅延
補正回路１２を経由して出力する。すなわち、未使用の
データ入力端子に対しては内部で発生したパタンを期待
値パタンとして使用し、使用中のデータ入力端子に対し
ては入力信号データが期待値パタンとして使用される。
これにより、図１におけるＮ本のデータ入力端子１が全
て使用中であってもＮ入力選択回路３の入力データ信号
経路の正常性が確認できることになる。
路１１で作成されたテストパタン信号１０５とＮ本のデ
ータ入力信号１０１とが選択できる回路構成となってい
る。Ｎ入力選択回路１４では現在テスト中のデータ入力
信号１０１が制御情報１０３の中の接続状態信号１０３
ｃにより選択されている。２入力選択回路１３では未使
用のデータ入力端子７に対しては、分周回路１１のテス
トパタン信号１０５を、使用中のデータ入力端子７に対
しては、Ｎ入力選択回路１４で選択された入力データ信
号１０１を期待値パタン信号１０４として選択し、遅延
補正回路１２を経由して出力する。すなわち、未使用の
データ入力端子に対しては内部で発生したパタンを期待
値パタンとして使用し、使用中のデータ入力端子に対し
ては入力信号データが期待値パタンとして使用される。
これにより、図１におけるＮ本のデータ入力端子１が全
て使用中であってもＮ入力選択回路３の入力データ信号
経路の正常性が確認できることになる。
【００１０】尚、分周回路１１で作成するテストパタン
信号として入力データ信号に対して充分低速な孤立波パ
タンを用いるとテスト時に主信号経路で生じる消費電力
の低減ができる。また入力データ信号と同じ速度のラン
ダムパタンを用いると実動作時と同じ条件でのテストが
可能になる。分周回路１１の出力に接続された遅延補正
回路１２は、図１における２入力選択回路６とＮ入力選
択回路２で生じる遅延の補正を行うものである。
信号として入力データ信号に対して充分低速な孤立波パ
タンを用いるとテスト時に主信号経路で生じる消費電力
の低減ができる。また入力データ信号と同じ速度のラン
ダムパタンを用いると実動作時と同じ条件でのテストが
可能になる。分周回路１１の出力に接続された遅延補正
回路１２は、図１における２入力選択回路６とＮ入力選
択回路２で生じる遅延の補正を行うものである。
【００１１】更に未使用の入力データ端子７に対しての
み障害検出を行えば良い場合、期待値パタン信号１０４
はテストパタン信号１０５を遅延補正回路１２により遅
延させるのみで良いのでＮ入力選択回路１４および２入
力選択回路１３は削除される。
み障害検出を行えば良い場合、期待値パタン信号１０４
はテストパタン信号１０５を遅延補正回路１２により遅
延させるのみで良いのでＮ入力選択回路１４および２入
力選択回路１３は削除される。
【００１２】図３は図１における障害検出手段６のブロ
ック図である。すなわち、Ｍ本のデータ出力信号１０２
を入力とするＭ入力選択回路５１と、Ｍ入力選択回路５
１の出力信号と期待値パタン信号１０４とを入力としこ
の両者を比較し一致不一致の判定を行い判定結果を出力
する判定回路５２と、判定回路５２の出力信号と未使用
出力端子検出信号１０３ｂと未使用入力端子検出信号１
０５とを入力とするＡＮＤ回路５３とを備えている。
ック図である。すなわち、Ｍ本のデータ出力信号１０２
を入力とするＭ入力選択回路５１と、Ｍ入力選択回路５
１の出力信号と期待値パタン信号１０４とを入力としこ
の両者を比較し一致不一致の判定を行い判定結果を出力
する判定回路５２と、判定回路５２の出力信号と未使用
出力端子検出信号１０３ｂと未使用入力端子検出信号１
０５とを入力とするＡＮＤ回路５３とを備えている。
【００１３】Ｍ本のデータ入力信号１０１はＭ入力選択
回路５１に入力し、現在テスト中の信号を接続状態信号
１０３ｃにより選択し判定回路５２へ入力する。判定回
路５２では期待値パタン信号１０４の期待値をもとにＭ
入力選択回路５１の出力信号の正常性を判定する。判定
回路５２での判定結果はＡＮＤ回路５３で未使用出力端
子検出信号１０３ｂと未使用入力端子検出信号１０３ａ
との論理積を取り障害出力信号１０３として出力され
る。尚、未使用入力端子検出信号１０３ａと未使用出力
端子検出信号１０３ｂとは通常は本ブロック内で論理値
“１”にクランプされるが、未使用のデータ入力端子に
対する障害検出のみで良い場合はこれ等信号が使用され
障害出力信号をインヒビットする。
回路５１に入力し、現在テスト中の信号を接続状態信号
１０３ｃにより選択し判定回路５２へ入力する。判定回
路５２では期待値パタン信号１０４の期待値をもとにＭ
入力選択回路５１の出力信号の正常性を判定する。判定
回路５２での判定結果はＡＮＤ回路５３で未使用出力端
子検出信号１０３ｂと未使用入力端子検出信号１０３ａ
との論理積を取り障害出力信号１０３として出力され
る。尚、未使用入力端子検出信号１０３ａと未使用出力
端子検出信号１０３ｂとは通常は本ブロック内で論理値
“１”にクランプされるが、未使用のデータ入力端子に
対する障害検出のみで良い場合はこれ等信号が使用され
障害出力信号をインヒビットする。
【００１４】図６は図１における未使用端子検出手段８
のブロック図である。すなわちＭ本のｎビットのスイッ
チ制御信号１０６を入力とするＭ入力選択回路６１と、
Ｍ入力選択回路６１の出力信号を入力とする解放検出回
路６２と、Ｎ分周回路６４と、Ｍ入力選択回路６１の出
力信号とＮ分周回路６４の出力信号とを入力とし第１の
制御入力端子７０の信号により制御される２入力選択回
路６５と、固定値“０”及び“１”を入力として第１の
制御入力端子７１の信号により制御される２入力選択回
路６７と、２入力選択回路６５の出力信号をアドレス入
力とし２入力選択回路６７の出力信号をデータ入力とし
第２の制御入力端子７１により書き込み御されるＮワー
ド１ビットのＲＡＭ６６と、Ｎ分周回路６４の出力信号
をＮ本にデコードするデコード回路６８と、デコード回
路６８の各々の出力信号とＲＡＭ３５の出力信号とを入
力とするＮ個のＡＮＤ回路６９と、Ｍ本のスイッチ制御
信号１０６を入力しＮ入力選択回路３の接続状態を示す
接続状態信号を出力する接続状態検出回路とを備えてい
る。
のブロック図である。すなわちＭ本のｎビットのスイッ
チ制御信号１０６を入力とするＭ入力選択回路６１と、
Ｍ入力選択回路６１の出力信号を入力とする解放検出回
路６２と、Ｎ分周回路６４と、Ｍ入力選択回路６１の出
力信号とＮ分周回路６４の出力信号とを入力とし第１の
制御入力端子７０の信号により制御される２入力選択回
路６５と、固定値“０”及び“１”を入力として第１の
制御入力端子７１の信号により制御される２入力選択回
路６７と、２入力選択回路６５の出力信号をアドレス入
力とし２入力選択回路６７の出力信号をデータ入力とし
第２の制御入力端子７１により書き込み御されるＮワー
ド１ビットのＲＡＭ６６と、Ｎ分周回路６４の出力信号
をＮ本にデコードするデコード回路６８と、デコード回
路６８の各々の出力信号とＲＡＭ３５の出力信号とを入
力とするＮ個のＡＮＤ回路６９と、Ｍ本のスイッチ制御
信号１０６を入力しＮ入力選択回路３の接続状態を示す
接続状態信号を出力する接続状態検出回路とを備えてい
る。
【００１５】未使用入力端子の検出方法は、はじめにＲ
ＡＭ６６のアドレス入力として２入力選択回路６５はＮ
分周回路６４側を選択し、ＲＡＭ６６のデータ入力とし
て２入力選択回路６７は固定値“１”側を選択し、ＲＡ
Ｍ６６の全てのアドレスに“１”を書き込む。次に、Ｒ
ＡＭ６６のアドレスとして２入力選択回路６５はＭ入力
選択回路６１側を選択し、ＲＡＭ６６のデータ入力とし
て固定値“０”側を選択しＲＡＭ６６を書き込みモード
にする。Ｍ本のスイッチ制御信号１０６はそれぞれデー
タ入力端子７の番号を指定するため、Ｍ入力選択回路６
１の入力を１〜Ｍまで切り替えると、使用しているデー
タ入力端子番号に相当するＲＡＭ６６のデータが“０”
に書き変わる。次にＲＡＭ６６のアドレス入力として２
入力選択回路３３はＮ分周回路３２を選択し、ＲＡＭ６
６を読みだしモードにする。Ｎ分周回路６４を順次カウ
ントアップしてゆき未使用のデータ入力端子番号になる
と、ＲＡＭ６６からは“１”が出力され未使用の入力端
子であることが判定できる。デコード回路６８ではＮ分
周回路６４のｎビットの出力信号をＮ本にデコードす
る。ＲＡＭ６６の出力信号で未使用入力端子が検出され
るとＮ個のＡＮＤ回路６９の中、該当する１個の出力が
“１”となる。このＮ本の未使用端子個別信号１０３ｄ
は各２入力選択回路２に出力される。また、スイッチン
グ制御手段４のｎビットレジスタ４１にオール０が書き
込まれている時は、Ｍ入力選択回路３が解放状態である
ため、解放検出回路６２で解放と判断し、未使用出力端
子検出信号１０６ｂの“１”を出力する。
ＡＭ６６のアドレス入力として２入力選択回路６５はＮ
分周回路６４側を選択し、ＲＡＭ６６のデータ入力とし
て２入力選択回路６７は固定値“１”側を選択し、ＲＡ
Ｍ６６の全てのアドレスに“１”を書き込む。次に、Ｒ
ＡＭ６６のアドレスとして２入力選択回路６５はＭ入力
選択回路６１側を選択し、ＲＡＭ６６のデータ入力とし
て固定値“０”側を選択しＲＡＭ６６を書き込みモード
にする。Ｍ本のスイッチ制御信号１０６はそれぞれデー
タ入力端子７の番号を指定するため、Ｍ入力選択回路６
１の入力を１〜Ｍまで切り替えると、使用しているデー
タ入力端子番号に相当するＲＡＭ６６のデータが“０”
に書き変わる。次にＲＡＭ６６のアドレス入力として２
入力選択回路３３はＮ分周回路３２を選択し、ＲＡＭ６
６を読みだしモードにする。Ｎ分周回路６４を順次カウ
ントアップしてゆき未使用のデータ入力端子番号になる
と、ＲＡＭ６６からは“１”が出力され未使用の入力端
子であることが判定できる。デコード回路６８ではＮ分
周回路６４のｎビットの出力信号をＮ本にデコードす
る。ＲＡＭ６６の出力信号で未使用入力端子が検出され
るとＮ個のＡＮＤ回路６９の中、該当する１個の出力が
“１”となる。このＮ本の未使用端子個別信号１０３ｄ
は各２入力選択回路２に出力される。また、スイッチン
グ制御手段４のｎビットレジスタ４１にオール０が書き
込まれている時は、Ｍ入力選択回路３が解放状態である
ため、解放検出回路６２で解放と判断し、未使用出力端
子検出信号１０６ｂの“１”を出力する。
【００１６】図５は図１におけるスイッチング制御手段
４のブロック図を示す。すなわち、外部から設定可能な
ｎビットレジスタ４１と、レジスタ４１の出力信号とｎ
ビットのテストアドレス信号１０７とを入力とし未使用
端子検出信号１０３ｂにより制御されスイッチ制御信号
１０６を出力する２入力選択回路４２とを備えている。
レジスタ４１には予めデータ入力信号経路を示す入力端
子番号が書き込まれており、２入力選択回路４２では通
常レジスタ４１側を選択している。テスト時に未使用出
力端子検出信号１０３ｂから解放の情報を受けたとき２
入力選択回路４２はテストアドレス６２側へ切り替わ
り、主信号経路がテストアドレス６２で外部より設定可
能となる。ｎビットのテストアドレス信号１０７を１〜
Ｎに変化させて図１におけるＮ入力選択回路２の全ての
パスを検証する。
４のブロック図を示す。すなわち、外部から設定可能な
ｎビットレジスタ４１と、レジスタ４１の出力信号とｎ
ビットのテストアドレス信号１０７とを入力とし未使用
端子検出信号１０３ｂにより制御されスイッチ制御信号
１０６を出力する２入力選択回路４２とを備えている。
レジスタ４１には予めデータ入力信号経路を示す入力端
子番号が書き込まれており、２入力選択回路４２では通
常レジスタ４１側を選択している。テスト時に未使用出
力端子検出信号１０３ｂから解放の情報を受けたとき２
入力選択回路４２はテストアドレス６２側へ切り替わ
り、主信号経路がテストアドレス６２で外部より設定可
能となる。ｎビットのテストアドレス信号１０７を１〜
Ｎに変化させて図１におけるＮ入力選択回路２の全ての
パスを検証する。
【００１７】
【発明の効果】以上説明したように、本発明は、入出力
端子の使用／未使用を自動的に判断し、未使用入力端子
には試験用のテストパタンを送出し、使用入力端子はデ
ータ入力信号をそのまま使用し、総ての入出力端子に対
してそのスイッチパスの障害を検出している。このため
障害検出が迅速であり、また未使用入力端子に対しては
使用前に障害検出を行えるという効果がある。
端子の使用／未使用を自動的に判断し、未使用入力端子
には試験用のテストパタンを送出し、使用入力端子はデ
ータ入力信号をそのまま使用し、総ての入出力端子に対
してそのスイッチパスの障害を検出している。このため
障害検出が迅速であり、また未使用入力端子に対しては
使用前に障害検出を行えるという効果がある。
【図１】本発明の一実施例の全体構成を示すブロック図
である。
である。
【図２】図１のテストパタン発生手段のブロック図であ
る。
る。
【図３】図１の障害検出手段のブロック図である。
【図４】図１の未使用端子検出手段のブロック図であ
る。
る。
【図５】図１のスイッチング制御手段のブロック図であ
る。
る。
【図６】従来例のブロック図である。
１ テストパタン発生手段 ２，１３，４２，６５，６７ ２入力選択回路 ３，１４ Ｎ入力選択回路 ４ スイッチング制御手段 ５ 障害検出手段 ６ 未使用端子検出手段 ７ データ入力端子 ８ データ出力端子 ９ 障害出力端子 １１ 分周回路 １２ 遅延補正回路 ４１ レジスタ ５１，６１ Ｍ入力選択回路 ５２ 判定回路 ５３，６９ ＡＮＤ回路 ６２ 解放検出回路 ６４ Ｎ分周回路 ６６ ＲＡＭ ６８ デコード回路
Claims (3)
- 【請求項１】 試験用のテストパタン信号と照合用の期
待値パタン信号とを発生するテストパタン発生手段と、
前記テストパタン信号と第１〜第Ｎのデータ入力端子か
らの各データ入力信号とをそれぞれ入力し一方を選択し
出力する第１〜第Ｎの２入力選択回路と、前記第１〜第
Ｎの２入力選択回路の出力信号を入力しいずれか１つの
入力信号を選択しデータ出力端子へ出力する第１〜第Ｍ
のＮ入力選択回路と、前記第１〜第ＭのＮ入力選択回路
に選択用のｎビットのスイッチ制御信号をそれぞれ与え
る第１〜第Ｍのスイッチング制御手段と、前記第１〜第
ＭのＮ入力選択回路の各出力信号と前記期待値パタン信
号とを入力して障害検出を行い障害検出信号を障害出力
端子へ出力する障害検出手段と、前記第１〜第Ｍのスイ
ッチング制御手段の各前記スイッチ制御信号を入力し前
記第１〜第Ｎの２入力選択回路と前記テストパタン発生
手段と前記障害検出手段と前記第１〜第Ｍのスイッチン
グ制御手段とをそれぞれ制御する複数の信号から構成さ
れる制御情報を出力する未使用端子検出手段とを備える
ことを特徴とする空間スイッチ回路。 - 【請求項２】 前記テストパタン発生手段は、前記テス
トパタン信号を発生する分周回路と、前記第１〜第Ｎの
データ入力端子からの入力信号を入力し前記制御情報の
接続状態信号によりテスト対象の入力信号を１つ選択す
る第Ｍ＋１のＮ入力選択回路と、前記テストパタン信号
と前記第Ｍ＋１のＮ入力選択回路の出力信号とを入力し
前記制御情報の未使用入力端子検出信号により一方が選
択される第Ｎ＋１の２入力選択回路と、前記第Ｎ＋１の
２入力選択回路の出力信号を入力し前記期待値パタン信
号を出力する遅延補正回路とを備え、 前記障害検出手段は、前記第１〜第ＭのＮ入力選択回路
の各出力信号を入力し前記制御情報の前記接続状態信号
によりテスト対象の１つの入力信号を選択する第１のＭ
入力選択回路と、前記Ｍ入力選択回路の出力信号と前記
期待値パタン信号とを入力し一致不一致を判定し判定結
果を前記障害出力端子に出力する判定回路とを備え、 前記未使用端子検出手段は、前記第１〜第Ｍのスイッチ
ング制御手段のｎビットの出力信号を入力とする第２の
Ｍ入力選択回路と、前記第２のＭ入力選択回路のｎビッ
トの出力信号を入力とし前記制御情報の未使用出力端子
検出信号を出力する解放検出回路と、前記第１〜第Ｍの
スイッチング制御手段の各出力信号を入力し前記制御情
報の前記接続状態信号を出力する接続状態検出回路と、
ｎビットの信号を出力するＮ分周回路と、前記第２のＭ
入力選択回路の出力信号と前記Ｎ分周回路の出力信号と
を入力とし第１の制御入力端子からの信号により制御さ
れる第Ｎ＋３の２入力選択回路と、固定値“０”及び
“１”を入力として前記第１の制御入力端子により制御
される第Ｎ＋４の２入力選択回路と、前記第Ｎ＋３の２
入力選択回路の出力信号をアドレス入力とし前記第Ｎ＋
４の２入力選択回路の出力信号をデータ入力とし第２の
制御入力端子により書き込みが制御され前記制御情報の
前記未使用入力端子検出信号を出力するＮワード１ビッ
トのＲＡＭと、前記Ｎ分周回路の出力信号をＮ本にデコ
ードするデコード回路と、前記デコード回路の各々の出
力と前記ＲＡＭの出力とを入力し前記制御情報の未使用
入力端子個別信号を前記第１〜第Ｎの２入力選択回路へ
それぞれ出力するＮ個のＡＮＤ回路とを備え、 前記スイッチング制御手段は、外部から設定可能なｎビ
ットレジスタと、前記ｎビットレジスタの出力と外部か
ら入力されるｎビットテストアドレス信号とを入力とし
前記未使用出力端子検出信号により一方が選択され前記
スイッチ制御信号として出力される第Ｎ＋５の２入力選
択回路とを備えることを特徴とする請求項１記載の空間
スイッチ回路。 - 【請求項３】 前記テストパタン発生手段は、前記テス
トパタン信号を発生する分周回路と、前記テストパタン
信号を入力し前記期待値パタン信号を出力する遅延補正
回路とを備え、 前記障害検出手段は、前記第１〜第ＭのＮ入力選択回路
の出力信号を入力し前記制御情報の前記接続状態信号に
よりテスト対象の１つの入力信号を選択する第１のＭ入
力選択回路と、前記第１のＭ入力選択回路の出力信号と
前記期待値パタン信号とを入力し一致不一致を判定し出
力する判定回路と、判定回路の出力信号と前記制御情報
の未使用出力端子検出信号と未使用入力端子検出信号と
を入力としそのＡＮＤ出力を前記障害検出信号として出
力するＡＮＤ回路とを備え、 前記未使用端子検出手段は、前記第１〜第Ｍのスイッチ
ング制御手段のｎビットの出力信号を入力とする第２の
Ｍ入力選択回路と、前記第２のＭ入力選択回路のｎビッ
トの出力信号を入力とし前記制御情報の未使用出力端子
検出信号を出力する解放検出回路と、前記第１〜第Ｍの
スイッチング制御手段の各出力信号を入力し前記制御情
報の前記接続状態信号を出力する接続状態検出回路と、
ｎビットの信号を出力するＮ分周回路と、前記第２のＭ
入力選択回路の出力信号と前記Ｎ分周回路の出力信号と
を入力とし第１の制御入力端子からの信号により制御さ
れる第Ｎ＋３の２入力選択回路と、固定値“０”及び
“１”を入力として前記第１の制御入力端子により制御
される第Ｎ＋４の２入力選択回路と、前記第Ｎ＋３の２
入力選択回路の出力信号をアドレス入力とし前記第Ｎ＋
４の２入力選択回路の出力信号をデータ入力とし第２の
制御入力端子により書き込みが制御され前記制御情報の
前記未使用入力端子検出信号を出力するＮワード１ビッ
トのＲＡＭと、前記Ｎ分周回路の出力信号をＮ本にデコ
ードするデコード回路と、前記デコード回路の各々の出
力と前記ＲＡＭの出力とを入力し前記制御情報の未使用
入力端子個別信号を前記第１〜第Ｎの２入力選択回路へ
それぞれ出力するＮ個のＡＮＤ回路とを備え、 前記スイッチング制御手段は、外部から設定可能なｎビ
ットレジスタと、前記ｎビットレジスタの出力と外部か
ら入力されるｎビットテストアドレス信号とを入力とし
前記未使用出力端子検出信号により一方が選択され前記
スイッチ制御信号として出力される第Ｎ＋５の２入力選
択回路とを備えることを特徴とする請求項１記載の空間
スイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099074A JP2766119B2 (ja) | 1992-04-20 | 1992-04-20 | 空間スイッチ回路 |
| US08/049,413 US5453990A (en) | 1992-04-20 | 1993-04-20 | Switching circuit having error detection capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099074A JP2766119B2 (ja) | 1992-04-20 | 1992-04-20 | 空間スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646468A true JPH0646468A (ja) | 1994-02-18 |
| JP2766119B2 JP2766119B2 (ja) | 1998-06-18 |
Family
ID=14237779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099074A Expired - Lifetime JP2766119B2 (ja) | 1992-04-20 | 1992-04-20 | 空間スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5453990A (ja) |
| JP (1) | JP2766119B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5832303A (en) * | 1994-08-22 | 1998-11-03 | Hitachi, Ltd. | Large scale interconnecting switch using communication controller groups with multiple input-to-one output signal lines and adaptable crossbar unit using plurality of selectors |
| JP3459056B2 (ja) * | 1996-11-08 | 2003-10-20 | 株式会社日立製作所 | データ転送システム |
| US5905744A (en) * | 1997-09-30 | 1999-05-18 | Lsi Logic Corporation | Test mode for multifunction PCI device |
| JP3204450B2 (ja) * | 1998-04-15 | 2001-09-04 | 日本電気株式会社 | アドレスデコード回路及びアドレスデコード方法 |
| US6526470B1 (en) * | 1998-09-28 | 2003-02-25 | Cypress Semiconductor Corp. | Fifo bus-sizing, bus-matching datapath architecture |
| US6856627B2 (en) * | 1999-01-15 | 2005-02-15 | Cisco Technology, Inc. | Method for routing information over a network |
| US6842868B1 (en) * | 1999-09-17 | 2005-01-11 | Nortel Networks Limited | Connection integrity monitor for digital selection circuits |
| US6856600B1 (en) * | 2000-01-04 | 2005-02-15 | Cisco Technology, Inc. | Method and apparatus for isolating faults in a switching matrix |
| WO2003025599A1 (en) * | 2001-09-14 | 2003-03-27 | Rambus Inc. | Built-in self-testing of multilevel signal interfaces |
| US20030070126A1 (en) * | 2001-09-14 | 2003-04-10 | Werner Carl W. | Built-in self-testing of multilevel signal interfaces |
| US7688628B2 (en) * | 2007-06-30 | 2010-03-30 | Intel Corporation | Device selection circuit and method |
| US8996937B2 (en) | 2011-12-28 | 2015-03-31 | Stmicroelectronics International N.V. | Apparatus for monitoring operating conditions of a logic circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5084874A (en) * | 1988-09-07 | 1992-01-28 | Texas Instruments Incorporated | Enhanced test circuit |
| US5258752A (en) * | 1988-11-25 | 1993-11-02 | Sumitomo Electric Industries, Ltd. | Broad band digital exchange |
| JPH03189736A (ja) * | 1989-12-19 | 1991-08-19 | Nec Corp | 選択回路の障害検出方式 |
| US5260947A (en) * | 1990-12-04 | 1993-11-09 | Hewlett-Packard Company | Boundary-scan test method and apparatus for diagnosing faults in a device under test |
| JP2892180B2 (ja) * | 1991-04-30 | 1999-05-17 | 富士通株式会社 | Ａｔｍクロスコネクト装置の監視方式 |
-
1992
- 1992-04-20 JP JP4099074A patent/JP2766119B2/ja not_active Expired - Lifetime
-
1993
- 1993-04-20 US US08/049,413 patent/US5453990A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5453990A (en) | 1995-09-26 |
| JP2766119B2 (ja) | 1998-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980303 |