JPH05216833A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH05216833A JPH05216833A JP3304899A JP30489991A JPH05216833A JP H05216833 A JPH05216833 A JP H05216833A JP 3304899 A JP3304899 A JP 3304899A JP 30489991 A JP30489991 A JP 30489991A JP H05216833 A JPH05216833 A JP H05216833A
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- processor
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Abstract
(57)【要約】
【目的】本発明に係るマルチプロセッサシステムは、比
較的簡単な構成でありながら、オーバヘッドを少なく、
またマスタボードの負荷の低減を図る。 【構成】本発明に係るマルチプロセッサシステムは、プ
ロセッサが搭載された複数のドータボードと、このドー
タボードに結合する結合手段を有し、各ドータボードに
搭載されているプロセッサ間を接続する共通信号線が設
けられているマザーボードとを備えるマルチプロセッサ
システムであって、前記マザーボード上に、前記共通信
号線とは異なる各ドータボード間を接続する通信路を形
成し、この通信路を介してプロセッサ間で通信を行うよ
うにしたことを特徴とする。
較的簡単な構成でありながら、オーバヘッドを少なく、
またマスタボードの負荷の低減を図る。 【構成】本発明に係るマルチプロセッサシステムは、プ
ロセッサが搭載された複数のドータボードと、このドー
タボードに結合する結合手段を有し、各ドータボードに
搭載されているプロセッサ間を接続する共通信号線が設
けられているマザーボードとを備えるマルチプロセッサ
システムであって、前記マザーボード上に、前記共通信
号線とは異なる各ドータボード間を接続する通信路を形
成し、この通信路を介してプロセッサ間で通信を行うよ
うにしたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサがシ
ステム内に含まれ、このプロセッサ間でデータの送受が
行われるマルチプロセッサシステムに関するものであ
る。
ステム内に含まれ、このプロセッサ間でデータの送受が
行われるマルチプロセッサシステムに関するものであ
る。
【０００２】
【従来の技術】図３に従来のマルチプロセッサシステム
を示す。このシステムは、マルチプロセッサバス２Ｇが
設けられたマザーボード２Ｈに対し、プロセッサが搭載
されたドータボード２Ａ〜２Ｆが接続され、ドータボー
ド２Ａ〜２Ｆのプロセッサ間でマルチプロセッサバス２
Ｇを介してデータ送受が行われる。
を示す。このシステムは、マルチプロセッサバス２Ｇが
設けられたマザーボード２Ｈに対し、プロセッサが搭載
されたドータボード２Ａ〜２Ｆが接続され、ドータボー
ド２Ａ〜２Ｆのプロセッサ間でマルチプロセッサバス２
Ｇを介してデータ送受が行われる。
【０００３】さて、上記の如きマルチプロセッサシステ
ムでは、ドータボードは次の如き２種類の分類法により
分類されている。その１は、プロセッサを含むか含まな
いかにより分類するもので、プロセッサを含むドータボ
ードをプロセッサボード、プロセッサを含まないドータ
ボードを非プロセッサボードと称している。その２は、
マルチプロセッサバスにアドレス出力を行う機能がある
か否かで分類するもので、当該機能を持つドータボード
をマスタボード（あるいは、単にマスタ）当該機能を持
たないドータボードをスレーブボード（あるいは単にス
レーブ）と称する。全てのドータボードは、上記２種類
の分類法の組合せに係る４つの範疇のうちのいずれか１
つに該当する。即ち、第１の範疇はプロセッサボードか
つマスタボード、第２の範疇はプロセッサボードかつス
レーブボード、第３の範疇は非プロセッサボードかつマ
スタボード、第４の範疇は非プロセッサボードかつスレ
ーブボードである。具体例を挙げると、第１の範疇のド
ータボードはシステムの中枢となるＣＰＵボード、第２
の範疇のドータボードはシステムの中で二次的な処理を
担うＣＰＵボード、第３の範疇のドータボードはＤＭＡ
コントローラボード、第４の範疇のドータボードは一般
のメモリボードやＩ／Ｏボードである。マルチプロセッ
サシステムは、上記第１乃至第４の範疇のドータボード
の全部または一部の組合せにより構成される。そして、
マルチプロセッサシステムの必要条件は、第１と第２の
範疇のドータボードがあわせて複数個存在し、第１の範
疇のドータボードが少なくとも１個存在することであ
る。
ムでは、ドータボードは次の如き２種類の分類法により
分類されている。その１は、プロセッサを含むか含まな
いかにより分類するもので、プロセッサを含むドータボ
ードをプロセッサボード、プロセッサを含まないドータ
ボードを非プロセッサボードと称している。その２は、
マルチプロセッサバスにアドレス出力を行う機能がある
か否かで分類するもので、当該機能を持つドータボード
をマスタボード（あるいは、単にマスタ）当該機能を持
たないドータボードをスレーブボード（あるいは単にス
レーブ）と称する。全てのドータボードは、上記２種類
の分類法の組合せに係る４つの範疇のうちのいずれか１
つに該当する。即ち、第１の範疇はプロセッサボードか
つマスタボード、第２の範疇はプロセッサボードかつス
レーブボード、第３の範疇は非プロセッサボードかつマ
スタボード、第４の範疇は非プロセッサボードかつスレ
ーブボードである。具体例を挙げると、第１の範疇のド
ータボードはシステムの中枢となるＣＰＵボード、第２
の範疇のドータボードはシステムの中で二次的な処理を
担うＣＰＵボード、第３の範疇のドータボードはＤＭＡ
コントローラボード、第４の範疇のドータボードは一般
のメモリボードやＩ／Ｏボードである。マルチプロセッ
サシステムは、上記第１乃至第４の範疇のドータボード
の全部または一部の組合せにより構成される。そして、
マルチプロセッサシステムの必要条件は、第１と第２の
範疇のドータボードがあわせて複数個存在し、第１の範
疇のドータボードが少なくとも１個存在することであ
る。
【０００４】上記の如きマルチプロセッサシステムで
は、通常、プロセッサ相互間でデータ送受を行う必要が
生じる。このような従来のプロセッサ相互間のデータ送
受に係る通信方式としては、(1) 共通スレーブ方式、
(2) マスタ／スレーブ方式、(3)別通信路方式が従来よ
り知られている。
は、通常、プロセッサ相互間でデータ送受を行う必要が
生じる。このような従来のプロセッサ相互間のデータ送
受に係る通信方式としては、(1) 共通スレーブ方式、
(2) マスタ／スレーブ方式、(3)別通信路方式が従来よ
り知られている。
【０００５】この(1) 共通スレーブ方式は、図５に示さ
れるようなシステムで実現される。つまり、プロセッサ
ボード３Ａ，３Ｂがデータ通信を行うために共有のスレ
ーブボード３Ｃを設ける。そして、プロセッサボード３
Ａ，３Ｂとスレーブボード３Ｃとの間をマルチプロセッ
サバス３Ｄで接続する。そして、プロセッサボード３Ａ
からプロセッサボード３Ｂへデータを送る場合には、プ
ロセッサボード３Ａがスレーブボード３Ｃへデータを書
き込み、プロセッサボード３Ｂがこのスレーブボード３
Ｃから当該データを読み出す。また、プロセッサボード
３Ｂからプロセッサボード３Ａへデータを送る場合に
は、上記とは逆に動作を行う。
れるようなシステムで実現される。つまり、プロセッサ
ボード３Ａ，３Ｂがデータ通信を行うために共有のスレ
ーブボード３Ｃを設ける。そして、プロセッサボード３
Ａ，３Ｂとスレーブボード３Ｃとの間をマルチプロセッ
サバス３Ｄで接続する。そして、プロセッサボード３Ａ
からプロセッサボード３Ｂへデータを送る場合には、プ
ロセッサボード３Ａがスレーブボード３Ｃへデータを書
き込み、プロセッサボード３Ｂがこのスレーブボード３
Ｃから当該データを読み出す。また、プロセッサボード
３Ｂからプロセッサボード３Ａへデータを送る場合に
は、上記とは逆に動作を行う。
【０００６】また、(2) マスタ／スレーブ方式は、マス
タボードとスレーブボードとの間のデータ通信に用いら
れる。そして、この方式は、スレーブボードにデュアル
ポートメモリが設けられているか否かによって、通信の
手法が異なる。ここに、デュアルポートメモリとは、ス
レーブのプロセッサボード上に設けられ、当該プロセッ
サボード上のプロセッサ及びマスタのプロセッサボード
上のプロセッサの双方からアクセスすることが可能であ
るメモリを指すものとする。
タボードとスレーブボードとの間のデータ通信に用いら
れる。そして、この方式は、スレーブボードにデュアル
ポートメモリが設けられているか否かによって、通信の
手法が異なる。ここに、デュアルポートメモリとは、ス
レーブのプロセッサボード上に設けられ、当該プロセッ
サボード上のプロセッサ及びマスタのプロセッサボード
上のプロセッサの双方からアクセスすることが可能であ
るメモリを指すものとする。
【０００７】そこでデュアルポートメモリが存在する場
合には、マスタプロセッサとスレーブプロセッサとの共
有メモリと考えられるので、(1) 共通スレーブ方式に等
しい。
合には、マスタプロセッサとスレーブプロセッサとの共
有メモリと考えられるので、(1) 共通スレーブ方式に等
しい。
【０００８】上記に対し、デュアルポートメモリが存在
しなければ、図４に示されるシステムとなる。同図のシ
ステムにおいて、マスタボード４Ａからスレーブボード
４Ｂへメッセージを伝送するには、マスタボード４Ａが
マルチプロセッサバス４Ｃを介してスレーブボード４Ｂ
へ書き込みを行えばよい。また逆に、スレーブボード４
Ｂからマスタボード４Ａへメッセージを伝送するには、
マスタボード４Ａがマルチプロセッサバス４Ｃを介して
スレーブボード４Ｂからデータの読み出しを行えばよ
い。
しなければ、図４に示されるシステムとなる。同図のシ
ステムにおいて、マスタボード４Ａからスレーブボード
４Ｂへメッセージを伝送するには、マスタボード４Ａが
マルチプロセッサバス４Ｃを介してスレーブボード４Ｂ
へ書き込みを行えばよい。また逆に、スレーブボード４
Ｂからマスタボード４Ａへメッセージを伝送するには、
マスタボード４Ａがマルチプロセッサバス４Ｃを介して
スレーブボード４Ｂからデータの読み出しを行えばよ
い。
【０００９】また、(3) 別通信路方式は、マスタボード
相互間の通信、マスタボードとスレーブボードとの間の
通信及びスレーブボード相互間の通信に採用される。か
かる方式は、図６に示される如く、プロセッサボード５
Ａとプロセッサボード５Ｂとの間をマルチプロセッサバ
ス５Ｃを接続してマルチプロセッサバス５Ｃを共用化す
る一方、プロセッサボード５Ａとプロセッサボード５Ｂ
との間に専用の通信路（ケーブル）５Ｄを設けて、必要
なデータ通信をこの通信路５Ｄを介して行うようにする
ものである。
相互間の通信、マスタボードとスレーブボードとの間の
通信及びスレーブボード相互間の通信に採用される。か
かる方式は、図６に示される如く、プロセッサボード５
Ａとプロセッサボード５Ｂとの間をマルチプロセッサバ
ス５Ｃを接続してマルチプロセッサバス５Ｃを共用化す
る一方、プロセッサボード５Ａとプロセッサボード５Ｂ
との間に専用の通信路（ケーブル）５Ｄを設けて、必要
なデータ通信をこの通信路５Ｄを介して行うようにする
ものである。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
従来の各方式には、次のような問題が存在する。まず、
(1) 共通スレーブ方式は、スレーブボード３Ｃという特
別なボードが必要であるという問題点がある。また、マ
スタ相互が競合し必然的にオーバヘッドが発生し、シス
テムの性能向上が妨げられるという問題点があった。
従来の各方式には、次のような問題が存在する。まず、
(1) 共通スレーブ方式は、スレーブボード３Ｃという特
別なボードが必要であるという問題点がある。また、マ
スタ相互が競合し必然的にオーバヘッドが発生し、シス
テムの性能向上が妨げられるという問題点があった。
【００１１】また、(2) マスタ／スレーブ方式は、スレ
ーブボードにデータ通信の主導権が全くなく、いずれの
方向にデータ通信を行う場合でもマスタボードによらざ
るを得ず、マスタボードに負荷が集中するという問題点
がある。
ーブボードにデータ通信の主導権が全くなく、いずれの
方向にデータ通信を行う場合でもマスタボードによらざ
るを得ず、マスタボードに負荷が集中するという問題点
がある。
【００１２】更に、(3) 別通信路方式は、マルチプロセ
ッサバスとは全く独立した通信路を特別に設ける必要が
あり、システムの大型化を招来するという問題点があっ
た。
ッサバスとは全く独立した通信路を特別に設ける必要が
あり、システムの大型化を招来するという問題点があっ
た。
【００１３】本発明はこのような従来のマルチプロセッ
サシステムの問題点を解決せんとしてなされたもので、
その目的は、特別な構成をできるだけ少なくし、しかも
オーバヘッドが少なく、また、マスタボードに負荷が集
中することの少ないマルチプロセッサシステムを提供す
ることである。
サシステムの問題点を解決せんとしてなされたもので、
その目的は、特別な構成をできるだけ少なくし、しかも
オーバヘッドが少なく、また、マスタボードに負荷が集
中することの少ないマルチプロセッサシステムを提供す
ることである。
【００１４】
【課題を解決するための手段】本発明では、プロセッサ
が搭載された複数のドータボードと、このドータボード
に結合する結合手段を有し、各ドータボードに搭載され
ているプロセッサ間を接続する共通信号線が設けられて
いるマザーボードとを備えるマルチプロセッサシステム
にて、前記マザーボード上に、前記共通信号線とは異な
る各ドータボード間を接続する通信路を形成し、この通
信路を介してプロセッサ間で通信を行うようにした。
が搭載された複数のドータボードと、このドータボード
に結合する結合手段を有し、各ドータボードに搭載され
ているプロセッサ間を接続する共通信号線が設けられて
いるマザーボードとを備えるマルチプロセッサシステム
にて、前記マザーボード上に、前記共通信号線とは異な
る各ドータボード間を接続する通信路を形成し、この通
信路を介してプロセッサ間で通信を行うようにした。
【００１５】
【作用】上記構成によると、マザーボード上に通信路が
形成されているために、ケーブルによるほど特別な構成
とならず、ドータボードの１つがマスタボードであって
も、マスタボードが主導権を握ってデータの書き込みや
データの読み出しを行わずともよく、このマスタボード
に負荷がかかることもない。更に、共通スレーブ方式の
ようにオーバヘッドが必然的に発生するという問題点を
除去できる。
形成されているために、ケーブルによるほど特別な構成
とならず、ドータボードの１つがマスタボードであって
も、マスタボードが主導権を握ってデータの書き込みや
データの読み出しを行わずともよく、このマスタボード
に負荷がかかることもない。更に、共通スレーブ方式の
ようにオーバヘッドが必然的に発生するという問題点を
除去できる。
【００１６】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明の一実施例に係るマルチプロセ
ッサシステムの一部を示している。マザーボード１Ｅに
は、従来と同様に、各ドータボード間を接続するマルチ
プロセッサバス１Ｃが設けられる。マルチプロセッサバ
ス１Ｃは、ドータボードであるプロセッサボード１Ａ，
１Ｂを接続する。また、マルチプロセッサバス１Ｃは、
所要の場合には、非プロセッサボードに接続されてい
る。従って、通常の動作においては、各ボードはマルチ
プロセッサバス１Ｃを介してデータ通信を行う。
明する。図１は、本発明の一実施例に係るマルチプロセ
ッサシステムの一部を示している。マザーボード１Ｅに
は、従来と同様に、各ドータボード間を接続するマルチ
プロセッサバス１Ｃが設けられる。マルチプロセッサバ
ス１Ｃは、ドータボードであるプロセッサボード１Ａ，
１Ｂを接続する。また、マルチプロセッサバス１Ｃは、
所要の場合には、非プロセッサボードに接続されてい
る。従って、通常の動作においては、各ボードはマルチ
プロセッサバス１Ｃを介してデータ通信を行う。
【００１７】本実施例では、上記構成に加え、マザーボ
ード１Ｅ上に、上記マルチプロセッサバス１Ｃとは別
に、プロセッサボード１Ａ，１Ｂ間を接続する通信路１
Ｄが設けられている。プロセッサボード１Ａ，１Ｂは、
前述のように通常時にはマルチプロセッサバス１Ｃを介
してデータ通信を行っているが、プロセッサボード１
Ａ，１Ｂ間で通信を行う場合であって、マルチプロセッ
サバス１Ｃを用いては行えない通信（マルチプロセッサ
バス１Ｃが他のボードによって専有されている場合等の
通信）には、上記通信路１Ｄを用いる。
ード１Ｅ上に、上記マルチプロセッサバス１Ｃとは別
に、プロセッサボード１Ａ，１Ｂ間を接続する通信路１
Ｄが設けられている。プロセッサボード１Ａ，１Ｂは、
前述のように通常時にはマルチプロセッサバス１Ｃを介
してデータ通信を行っているが、プロセッサボード１
Ａ，１Ｂ間で通信を行う場合であって、マルチプロセッ
サバス１Ｃを用いては行えない通信（マルチプロセッサ
バス１Ｃが他のボードによって専有されている場合等の
通信）には、上記通信路１Ｄを用いる。
【００１８】図２には、プロセッサボード１Ａ（１Ｂ）
のより詳細な構成が示されている。プロセッサボード１
Ａ（１Ｂ）の一方の側縁には、マザーボード１Ｅに設け
られているコネクタに結合するカードエッジコネクタ21
Ａ，21Ｂが設けられている。カードエッジコネクタ21Ａ
は、マルチプロセッサバス１Ｃへ通じ、また、カードエ
ッジコネクタ21Ｂは通信路１Ｄへ通じる。カードエッジ
コネクタ21Ａ，21Ｂとプロセッサ20との間には、例え
ば、マルチプレクサ等の切換手段22が介装される。プロ
セッサ20はマルチプロセッサバス１Ｃの状況に応じて信
号線23を介して切換手段22を制御し、プロセッサ20から
延びるバスをカードエッジコネクタ21Ａ，21Ｂのいずれ
かに切換え接続する。
のより詳細な構成が示されている。プロセッサボード１
Ａ（１Ｂ）の一方の側縁には、マザーボード１Ｅに設け
られているコネクタに結合するカードエッジコネクタ21
Ａ，21Ｂが設けられている。カードエッジコネクタ21Ａ
は、マルチプロセッサバス１Ｃへ通じ、また、カードエ
ッジコネクタ21Ｂは通信路１Ｄへ通じる。カードエッジ
コネクタ21Ａ，21Ｂとプロセッサ20との間には、例え
ば、マルチプレクサ等の切換手段22が介装される。プロ
セッサ20はマルチプロセッサバス１Ｃの状況に応じて信
号線23を介して切換手段22を制御し、プロセッサ20から
延びるバスをカードエッジコネクタ21Ａ，21Ｂのいずれ
かに切換え接続する。
【００１９】なお、本実施例では、プロセッサボードを
２枚としたが、３枚以上の場合でも本発明を適用でき
る。この場合、３枚以上のプロセッサボードを一本の通
信路で結合してもよいし、また、各プロセッサボード間
を１対１に接続する通信路を複数本設けるようにしても
よい。更に、複数のプロセッサボードはマスタ・マスタ
の関係、マスタ・スレーブの関係、スレーブ・スレーブ
の関係のいずれでもよい。
２枚としたが、３枚以上の場合でも本発明を適用でき
る。この場合、３枚以上のプロセッサボードを一本の通
信路で結合してもよいし、また、各プロセッサボード間
を１対１に接続する通信路を複数本設けるようにしても
よい。更に、複数のプロセッサボードはマスタ・マスタ
の関係、マスタ・スレーブの関係、スレーブ・スレーブ
の関係のいずれでもよい。
【００２０】
【発明の効果】以上説明したように本発明によれば、マ
ザーボード上に通信路が形成されているため、ケーブル
によるほど特別な構成を要さない。しかも、ドータボー
ドの１つがマスタボードであっても、このマスタボード
に負荷がかかることもなく、共通スレーブ方式のように
オーバヘッドが必然的に発生するという問題点を除去で
きる。
ザーボード上に通信路が形成されているため、ケーブル
によるほど特別な構成を要さない。しかも、ドータボー
ドの１つがマスタボードであっても、このマスタボード
に負荷がかかることもなく、共通スレーブ方式のように
オーバヘッドが必然的に発生するという問題点を除去で
きる。
【図１】本発明の一実施例のブロック図。
【図２】本発明の一実施例の要部ブロック図。
【図３】従来例のブロック図。
【図４】従来例のブロック図。
【図５】従来例のブロック図。
【図６】従来例のブロック図。
１Ａ，１Ｂ プロセッサボード １Ｃ マルチプ
ロセッサバス １Ｄ 通信路 １Ｅ マザーボ
ード 20 プロセッサ 21Ａ，21Ｂ カ
ードエッジコネクタ 22 切換手段 23 信号線
ロセッサバス １Ｄ 通信路 １Ｅ マザーボ
ード 20 プロセッサ 21Ａ，21Ｂ カ
ードエッジコネクタ 22 切換手段 23 信号線
Claims (2)
- 【請求項１】 プロセッサが搭載された複数のドータボ
ードと、このドータボードに結合する結合手段を有し、
各ドータボードに搭載されているプロセッサ間を接続す
る共通信号線が設けられているマザーボードとを備える
マルチプロセッサシステムにおいて、 前記マザーボード上に、前記共通信号線とは異なる各ド
ータボード間を接続する通信路を形成し、この通信路を
介してプロセッサ間で通信を行うようにしたことを特徴
とするマルチプロセッサシステム。 - 【請求項２】 ドータボードには、プロセッサを共通信
号線と通信路とのいずれに接続するかを切り換える切換
手段が備えられていることを特徴とする請求項１記載の
マルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304899A JPH05216833A (ja) | 1991-11-20 | 1991-11-20 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304899A JPH05216833A (ja) | 1991-11-20 | 1991-11-20 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216833A true JPH05216833A (ja) | 1993-08-27 |
Family
ID=17938632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304899A Withdrawn JPH05216833A (ja) | 1991-11-20 | 1991-11-20 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010510705A (ja) * | 2006-11-20 | 2010-04-02 | コデイアン・リミテツド | テレビ会議用ハードウエアアーキテクチャー |
-
1991
- 1991-11-20 JP JP3304899A patent/JPH05216833A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010510705A (ja) * | 2006-11-20 | 2010-04-02 | コデイアン・リミテツド | テレビ会議用ハードウエアアーキテクチャー |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |