JPH0521728A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＩＬ（Integrated Injection Logic）の高
電流増幅率と該ＩＩＬに必要なコレクタ・エミッタ間耐
圧とを維持しながら半導体装置の一層の高速化、高集積
化を実現する。 【構成】 縦型ＰＮＰトランジスタのコレクタ領域の一
部となる第１のＰ⁻型拡散層１１と同時かつ同じプロセ
スでＩＩＬのベース領域の低濃度部分となる第２のＰ⁻
型拡散層１２を従来と同じ程度の不純物濃度で形成し、
縦型ＮＰＮトランジスタのベース領域となる第１のＰ型
拡散層１６と同時かつ同じプロセスでＩＩＬのベース領
域の高濃度部分となる第３のＰ型拡散層１８を第２のＰ
⁻型拡散層１２より高い不純物濃度で形成する。ＩＩＬ
は、Ｎ⁻型エピタキシャル層９と低濃度の第２のＰ⁻型
拡散層１２との間でエミッタ−ベース間接合が形成され
る一方で、高濃度の第３のＰ型拡散層１８と複数の第２
のＮ型拡散層２０との間でのみ各々ベース−コレクタ間
接合が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＩＬ（Integrated I
njection Logic，Ｉ² Ｌ）を備えた半導体装置とその製
造方法に関するものである。

【０００２】

【従来の技術】ＩＩＬは、高速、高集積度、低消費電力
の点で注目を集めているバイポーラＩＣの構成素子の１
つであって、例えば横型ＰＮＰトランジスタ（電流源す
なわちインジェクタとして機能するＰＮＰ部分）と該横
型ＰＮＰトランジスタによってベースが電流バイアスさ
れた逆動作型マルチコレクタＮＰＮトランジスタ（ＩＩ
Ｌのスイッチング素子としてのＮＰＮ部分）との１対の
相補型トランジスタを備えたものである。

【０００３】さて、半導体装置の１つとして、縦型ＰＮ
Ｐトランジスタと縦型ＮＰＮトランジスタとＩＩＬとを
各々互いの間に素子分離領域を形成しながら共通の半導
体基板上に同時並行的に形成したバイポーラＩＣが知ら
れている（特開昭５９−１４１２６１号公報参照）。縦
型トランジスタは、エミッタ−ベース間接合とベース−
コレクタ間接合とが基板の表面に沿って形成された横型
トランジスタとは違って両接合が基板の厚み方向に向か
い合った構造を有するものであり、横型トランジスタに
比べて動作速度等の面で特性が優れている。

【０００４】図６は、縦型ＰＮＰトランジスタと縦型Ｎ
ＰＮトランジスタとＩＩＬとが共通の半導体基板上に形
成された従来の半導体装置のうちのＩＩＬ部分を示した
断面図である。以下、同図を参照しながら半導体装置の
従来例について説明する。

【０００５】同図中の１はＰ型半導体基板であって、該
Ｐ型半導体基板１の同一主面上に同図に示すＩＩＬと不
図示の縦型ＰＮＰトランジスタ及び縦型ＮＰＮトランジ
スタとの三者が素子分離領域により互いに隔絶された形
で形成されている。５は、縦型ＮＰＮトランジスタのコ
レクタ埋込み層となる第１のＮ^＋型埋込み層と同時かつ
同じプロセスで形成された第２のＮ^＋型埋込み層であっ
て、ＩＩＬのＮＰＮ部分のエミッタ領域の一部となるも
のである。６は、縦型ＰＮＰトランジスタのコレクタ埋
込み層となる第１のＰ^＋型埋込み層と同時かつ同じプロ
セスで形成された第２のＰ^＋型埋込み層であって、素子
分離領域の一部を構成する下部分離領域となるものであ
る。

【０００６】９は、Ｎ⁻型エピタキシャル層であって、
ＩＩＬのＮＰＮ部分のエミッタ領域の一部等となるもの
である。１２，１０は、縦型ＰＮＰトランジスタのコレ
クタ領域の一部となる第１のＰ⁻型拡散層と同時かつ同
じプロセスで各々形成された第２及び第３のＰ⁻型拡散
層であって、第２のＰ⁻型拡散層１２はＩＩＬのＮＰＮ
部分のベース領域の一部となり、第３のＰ⁻型拡散層１
０は素子分離領域の一部を構成する上部分離領域となる
ものである。１４は、縦型ＮＰＮトランジスタのコレク
タウォール領域となる第１のＮ^＋型拡散領域と同時かつ
同じプロセスで形成された第２のＮ^＋型拡散領域であっ
て、ＩＩＬのＮＰＮ部分のエミッタ領域の一部となるも
のである。

【０００７】１７，１８は、縦型ＮＰＮトランジスタの
ベース領域となる第１のＰ型拡散層と同時かつ同じプロ
セスで各々形成された第２及び第３のＰ型拡散層であっ
て、第２のＰ型拡散層１７はＩＩＬのインジェクタ領域
となり、第３のＰ型拡散層１８はＩＩＬのＮＰＮ部分の
ベース領域の一部となるものである。

【０００８】２０，１００は、縦型ＰＮＰトランジスタ
のベース領域となる第１のＮ型拡散層と同時かつ同じプ
ロセスで形成された第２及び第３のＮ型拡散層であっ
て、第２のＮ型拡散層２０はＩＩＬのＮＰＮ部分の複数
のコレクタ領域となり、第３のＮ型拡散層１００はＩＩ
ＬのＮＰＮ部分のエミッタ領域の一部となるものであ
る。ただし、複数の第２のＮ型拡散層２０は、各々前記
第２のＰ⁻型拡散層１２と第３のＰ型拡散層１８との双
方に接している。２３は、縦型ＰＮＰトランジスタのベ
ースコンタクト領域となる第１のＮ^＋型拡散層並びに各
々縦型ＮＰＮトランジスタのコレクタコンタクト領域及
びエミッタ領域となる第２及び第３のＮ^＋型拡散層と同
時かつ同じプロセスで形成された第４のＮ^＋型拡散層で
あって、ＩＩＬの複数のコレクタコンタクト領域となる
ものである。

【０００９】以上のとおり、Ｐ型半導体基板１側の第２
のＮ^＋型埋込み層５、Ｎ⁻型エピタキシャル層９、第２
のＮ^＋型拡散領域１４及び第３のＮ型拡散層１００をエ
ミッタ領域とし、第２のＰ⁻型拡散層１２及び第３のＰ
型拡散層１８をベース領域とし、表面上の複数の第２の
Ｎ型拡散層２０及び第４のＮ^＋型拡散層２３を各々複数
のコレクタ領域及びコレクタコンタクト領域とする逆動
作型マルチコレクタＮＰＮトランジスタが形成されてお
り、該ＮＰＮトランジスタはＩＩＬのスイッチング素子
として機能する。

【００１０】また、第２のＰ型拡散層１７をエミッタ領
域とし、第３のＮ型拡散層１００をベース領域とし、第
３のＰ型拡散層１８をコレクタ領域とする横型ＰＮＰト
ランジスタが形成されている。該横型ＰＮＰトランジス
タのベース領域及びコレクタ領域は各々上記マルチコレ
クタＮＰＮトランジスタのエミッタ領域の一部及びベー
ス領域の一部と共通になっており、該横型ＰＮＰトラン
ジスタは該マルチコレクタＮＰＮトランジスタに対する
電流源として機能するものである。つまり、該横型ＰＮ
Ｐトランジスタのエミッタ領域である第２のＰ型拡散層
１７がＩＩＬのインジェクタ領域となっているのであ
る。

【００１１】

【発明が解決しようとする課題】上記従来の半導体装置
では、Ｎ⁻型エピタキシャル層９と不純物濃度の低い第
２のＰ⁻型拡散層１２とがＩＩＬのマルチコレクタＮＰ
Ｎトランジスタにおけるエミッタ−ベース間接合を形成
していたので、該トランジスタのエミッタ注入効率が高
くなってＩＩＬの電流増幅率が大きくなる利点があっ
た。

【００１２】ところが、該低濃度の第２のＰ⁻型拡散層
１２と第２のＮ型拡散層２０とが該マルチコレクタＮＰ
Ｎトランジスタのベース−コレクタ間接合を形成してい
たので、Ｎ⁻型エピタキシャル層９を薄くした場合には
必要なコレクタ・エミッタ間耐圧が得られなくなる問題
が生じるため、該Ｎ⁻型エピタキシャル層９の薄膜化に
よる一層の高速化、高集積化を実現することができなか
った。すなわち、Ｎ⁻型エピタキシャル層９を薄くする
と、これに伴って該Ｎ⁻型エピタキシャル層９内の第２
のＰ⁻型拡散層１２を浅く形成せざるを得なくなり、該
第２のＰ⁻型拡散層１２の厚みで決まるマルチコレクタ
ＮＰＮトランジスタのベース幅が小さくなる。このよう
にマルチコレクタＮＰＮトランジスタのベース領域が低
濃度かつ小ベース幅となると、該トランジスタのコレク
タ・エミッタ間が低い電圧でパンチスルー状態となって
ＩＩＬが正常に動作しなくなるのである。

【００１３】そうかといってコレクタ・エミッタ間耐圧
を上げるために該第２のＰ⁻型拡散層１２の不純物濃度
を一様に高くする場合には、前記のエミッタ−ベース間
接合においてベース側の第２のＰ⁻型拡散層１２の不純
物濃度がエミッタ側のＮ⁻型エピタキシャル層９より高
くなってＩＩＬの電流増幅率が低下してしまう。また、
前記のように該第２のＰ⁻型拡散層１２と同時かつ同じ
プロセスで第１のＰ⁻型拡散層を縦型ＰＮＰトランジス
タのコレクタ領域の一部として形成する場合には、第２
のＰ⁻型拡散層１２の高濃度化に伴って第１のＰ⁻型拡
散層の不純物濃度も高くなってしまうので、該縦型ＰＮ
Ｐトランジスタのアーリー電圧が低下してしまう問題も
あった。

【００１４】本発明は以上の事情に鑑みてなされたもの
であって、ＩＩＬの高電流増幅率と該ＩＩＬに必要なコ
レクタ・エミッタ間耐圧とを維持しながら半導体装置の
一層の高速化、高集積化を実現することを目的とする。

【００１５】

【課題を解決するための手段】上記課題を解決するため
本発明は、ＩＩＬのベース領域を２層に分け、エミッタ
−ベース間接合を形成するベース部分の不純物濃度を低
く、ベース−コレクタ間接合を形成する他のベース部分
の不純物濃度を高くした構成を採用したものである。

【００１６】具体的に説明すると、請求項１の発明は、
第１導電型のエミッタ層と、該エミッタ層との間でエミ
ッタ−ベース間接合を形成する第２導電型の第１のベー
ス層と、該第１のベース層より不純物濃度が高い第２導
電型の第２のベース層と、該第２のベース層との間での
みベース−コレクタ間接合を形成する第１導電型のコレ
クタ層とを有するＩＩＬを備えた半導体装置の構成を採
用したものである。

【００１７】請求項２〜４の発明は、上記第１導電型の
エミッタ層と第２導電型の第１及び第２のベース層と第
１導電型のコレクタ層とを有するＩＩＬを備えた半導体
装置を製造するための方法に関するものであって、請求
項２の発明は、半導体基板上に第１導電型のエミッタ層
を形成する工程と、該エミッタ層へのドーピングにより
該エミッタ層上に第２導電型の第１のベース層を形成す
る工程と、該第１のベース層へのドーピングにより該第
１のベース層上に該第１のベース層より不純物濃度が高
い第２導電型の第２のベース層を形成する工程と、該第
２のベース層へのドーピングにより該第２のベース層上
に第１導電型のコレクタ層を形成する工程とを備えた構
成を採用したものである。

【００１８】請求項３の発明は、縦型ＰＮＰトランジス
タとＩＩＬとを共通の半導体基板上に形成する場合の半
導体装置の製造方法に関するものであって、上記ＩＩＬ
の第１のベース層の形成を縦型ＰＮＰトランジスタのコ
レクタ層の形成と同時かつ同じプロセスで行う構成を採
用したものである。

【００１９】請求項４の発明は、縦型ＮＰＮトランジス
タとＩＩＬとを共通の半導体基板上に形成する場合の半
導体装置の製造方法に関するものであって、上記ＩＩＬ
の第２のベース層の形成を縦型ＮＰＮトランジスタのベ
ース層の形成と同時かつ同じプロセスで行う構成を採用
したものである。

【００２０】

【作用】請求項１の発明によれば、低濃度部分である第
１のベース層がエミッタ層との間でエミッタ−ベース間
接合を形成し、高濃度部分である第２のベース層は該Ｉ
ＩＬの動作時にはほとんど空乏化するので、従来同様に
エミッタ注入効率が高くなってＩＩＬの高電流増幅率が
維持できる。また、高濃度部分である第２のベース層が
コレクタ層との間でベース−コレクタ間接合を形成して
おり、該第２のベース層の介在によりベース−コレクタ
間接合のベース側への空乏層の広がりが抑制できるの
で、ベース幅を小さくしてもコレクタ・エミッタ間のパ
ンチスルーが生じにくく、高いコレクタ・エミッタ間耐
圧が得られる。

【００２１】請求項２の発明によれば、低濃度の第１の
ベース層と高濃度の第２のベース層とでＩＩＬのベース
領域が構成され、エミッタ層と低濃度の第１のベース層
との間でエミッタ−ベース間接合が形成される一方で、
高濃度の第２のベース層とコレクタ層との間でのみベー
ス−コレクタ間接合が形成される。したがって、従来同
様にＩＩＬの高電流増幅率が維持できるだけでなく、ベ
ース幅を小さくしても高いコレクタ・エミッタ間耐圧が
得られる。

【００２２】請求項３の発明によれば、前記ＩＩＬの低
濃度の第１のベース層と縦型ＰＮＰトランジスタのコレ
クタ層とが同時かつ同じプロセスで形成されるので、該
縦型ＰＮＰトランジスタのコレクタ層が高濃度化するこ
とはない。したがって、この縦型ＰＮＰトランジスタの
アーリー電圧を低下させることなく該縦型ＰＮＰトラン
ジスタとＩＩＬとを共通の半導体基板上に形成すること
ができる。しかも、従来に比べて工程数が増えることは
ない。

【００２３】請求項４の発明によれば、前記ＩＩＬの高
濃度の第２のベース層と縦型ＮＰＮトランジスタのベー
ス層とが同時かつ同じプロセスで形成されるので、従来
に比べて工程数を増やすことなく該縦型ＮＰＮトランジ
スタとＩＩＬとを共通の半導体基板上に形成することが
できる。

【００２４】

【実施例】以下、本発明の一実施例の半導体装置及びそ
の製造方法について、図面を参照しながら説明する。

【００２５】図１〜図４は、縦型ＰＮＰトランジスタと
縦型ＮＰＮトランジスタとＩＩＬとが共通の半導体基板
上に形成された本発明の一実施例に係る半導体装置の製
造工程断面図である。

【００２６】まず、図１に示したように、比抵抗が例え
ば１０〜２０Ω・ｃｍのＰ型（１１１）半導体基板１の
主面に例えばレジストをマスクにして燐を４０ｋｅＶ、
１×１０¹³／ｃｍ² の条件でイオン注入した後、１２０
０℃、１２０分程度の熱処理を施すことにより、縦型Ｐ
ＮＰトランジスタのコレクタ領域とＰ型半導体基板１と
を分離するためのＮ型埋込み層２を形成する。次に、例
えばレジストをマスクにして砒素を６０ｋｅＶ、１×１
０¹⁵／ｃｍ² の条件でイオン注入した後、９００℃、３
０分程度の熱処理を施すことにより、縦型ＮＰＮトラン
ジスタのコレクタ埋込み層となる第１のＮ^＋型埋込み層
４と、ＩＩＬのＮＰＮ部分のエミッタ領域の一部となる
第２のＮ^＋型埋込み層５とを同時に形成する。さらに、
例えばレジストをマスクにしてボロンを４０ｋｅＶ、１
×１０¹⁴／ｃｍ² の条件でイオン注入した後、１１００
℃、１８０分程度の熱処理を施すことにより、縦型ＰＮ
Ｐトランジスタのコレクタ埋込層となる第１のＰ^＋型埋
込み層７と、素子分離領域の一部を構成する下部分離領
域となる第２のＰ^＋型埋込み層６とを同時に形成する。
この場合、不純物の拡散係数が砒素、ボロン、燐の順に
大きくなるので、埋込み層の深さは図示のように第１及
び第２のＮ^＋型埋込み層４，５、第１及び第２のＰ^＋型
埋込み層６，７、Ｎ型埋込み層２の順に深くなる。

【００２７】次に、図２に示したように、Ｐ型半導体基
板１上にＩＩＬのＮＰＮ部分のエミッタ領域の一部等と
なる例えば比抵抗１Ω・ｃｍ、厚さ２．５μｍのＮ⁻型
エピタキシャル層９を形成したうえで、例えばレジスト
をマスクにしてボロンを８０ｋｅＶ、２×１０¹²／ｃｍ
² の条件でイオン注入した後、１１００℃、１００分程
度の熱処理を施すことにより、縦型ＰＮＰトランジスタ
のコレクタ領域の一部となる第１のＰ⁻型拡散層１１
と、ＩＩＬのＮＰＮ部分のベース領域の一部となる第２
のＰ⁻型拡散層１２と、素子分離領域の一部を構成する
上部分離領域となる第３のＰ⁻型拡散層１０とを同時に
形成する。さらに、例えばレジストをマスクにして燐を
８０ｋｅＶ、３×１０¹⁵／ｃｍ² の条件でイオン注入し
た後、９５０℃、３０分程度の熱処理を施すことによ
り、縦型ＮＰＮトランジスタのコレクタウォール領域と
なる第１のＮ^＋型拡散領域１３と、ＩＩＬのＮＰＮ部分
のエミッタ領域の一部となる第２のＮ^＋型拡散領域１４
とを形成する。

【００２８】次に、図３に示したように、例えばレジス
トをマスクにしてボロンを３０ｋｅＶ、２×１０¹³／ｃ
ｍ² の条件でイオン注入した後、９００℃、３０分程度
の熱処理を施すことにより、縦型ＮＰＮトランジスタの
ベース領域となる第１のＰ型拡散層１６と、ＩＩＬのイ
ンジェクタ領域となる第２のＰ型拡散層１７と、ＩＩＬ
のＮＰＮ部分のベース領域の一部となる第３のＰ型拡散
層１８と、素子分離領域の一部となる第４のＰ型拡散層
１５とを同時に形成する。

【００２９】さらに、図４に示したように、例えばレジ
ストをマスクにして燐を８０ｋｅＶ、４×１０¹³／ｃｍ
² の条件でイオン注入することにより、縦型ＰＮＰトラ
ンジスタのベース領域となる第１のＮ型拡散層１９と、
ＩＩＬのＮＰＮ部分のコレクタ領域となる複数の第２の
Ｎ型拡散層２０とを同時に形成する。ただし、第３のＰ
型拡散層１８上に形成される複数の第２のＮ型拡散層２
０は、いずれも第２のＰ⁻型拡散層１２に達しないよう
にする。次に、縦型ＰＮＰトランジスタのコレクタコン
タクト、ベースコンタクト及びエミッタとなる各領域
上、縦型ＮＰＮトランジスタのコレクタコンタクト、ベ
ースコンタクト及びエミッタとなる各領域上、並びに、
ＩＩＬのインジェクタコンタクト、コレクタコンタク
ト、ベースコンタクト及びエミッタコンタクトとなる各
領域上にポリシリコン膜（図示していない。）を形成し
た後、例えばレジストをマスクにして縦型ＰＮＰトラン
ジスタのベースコンタクトとなる領域上、縦型ＮＰＮト
ランジスタのコレクタコンタクト及びエミッタとなる各
領域上、並びに、ＩＩＬのコレクタコンタクト及びエミ
ッタコンタクトとなる各領域上のポリシリコン膜中に砒
素を６０ｋｅＶ、１×１０¹⁶／ｃｍ² の条件でイオン注
入し、この後９５０℃、６０分程度の熱処理を施してポ
リシリコン膜から砒素を拡散させることにより、縦型Ｐ
ＮＰトランジスタのベースコンタクト領域となる第１の
Ｎ^＋型拡散層２５と、縦型ＮＰＮトランジスタのコレク
タコンタクト領域となる第２のＮ^＋型拡散層２２と、該
縦型ＮＰＮトランジスタのエミッタ領域となる第３のＮ
^＋型拡散層２１と、ＩＩＬのコレクタコンタクト領域と
なる第４のＮ^＋型拡散層２３と、該ＩＩＬのエミッタコ
ンタクト領域となる第５のＮ^＋型拡散層２４とを同時に
形成する。引き続いて、例えばレジストをマスクにして
縦型ＮＰＮトランジスタのベースコンタクトとなる領域
上、縦型ＰＮＰトランジスタのコレクタコンタクト及び
エミッタとなる各領域上、並びに、ＩＩＬのインジェク
タコンタクト及びベースコンタクトとなる各領域上のポ
リシリコン膜中にボロンを３０ｋｅＶ、２×１０¹⁶／ｃ
ｍ² の条件でイオン注入し、この後９００℃、４５分程
度の熱処理を施してポリシリコン膜からボロンを拡散さ
せることにより、縦型ＮＰＮトランジスタのベースコン
タクト領域となる第１のＰ^＋型拡散層２８と、縦型ＰＮ
Ｐトランジスタのコレクタコンタクト領域となる第２の
Ｐ^＋型拡散層２７と、該縦型ＰＮＰトランジスタのエミ
ッタ領域となる第３のＰ^＋型拡散層２６と、ＩＩＬのイ
ンジェクタコンタクト領域となる第４のＰ^＋型拡散層２
９と、該ＩＩＬのベースコンタクト領域となる第５のＰ
^＋型拡散層３０とを同時に形成する。最後に、例えばＡ
ｌ（アルミニウム）等を用いた電極配線を形成して本半
導体装置を完成させる。

【００３０】以上のとおり本実施例では、ＩＩＬのＮＰ
Ｎ部分のベース領域を第２のＰ⁻型拡散層１２と該第２
のＰ⁻型拡散層１２より不純物濃度の高い第３のＰ型拡
散層１８との２層で構成し、Ｎ⁻型エピタキシャル層９
と低濃度の第２のＰ⁻型拡散層１２との間でエミッタ−
ベース間接合を形成する一方で、高濃度の第３のＰ型拡
散層１８と複数の第２のＮ型拡散層２０との間でのみ各
々ベース−コレクタ間接合を形成している。しかも、縦
型ＰＮＰトランジスタのコレクタ領域の一部となる低濃
度の第１のＰ⁻型拡散層１１と同時かつ同じプロセスで
エミッタ側の第２のＰ⁻型拡散層１２を形成し、縦型Ｎ
ＰＮトランジスタのベース領域となる高濃度の第１のＰ
型拡散層１６と同時かつ同じプロセスでコレクタ側の第
３のＰ型拡散層１８を形成している。

【００３１】図５は、図４の半導体装置のＩＩＬコレク
タコンタクト領域２３の形成位置における不純物濃度プ
ロファイルを示した概念図である。同図に示されるよう
に、エミッタ領域の一部を構成するＮ⁻型エピタキシャ
ル層９との間でエミッタ−ベース間接合を形成する第２
のＰ⁻型拡散層１２（ベース領域下層）の不純物濃度を
従来と同じ程度に低くおさえる一方で、コレクタ領域の
一部を構成する第２のＮ型拡散層２０との間でベース−
コレクタ間接合を形成する第３のＰ型拡散層１８（ベー
ス領域上層）の不純物濃度を従来より高くすることがで
きる。

【００３２】したがって、本実施例によれば、第３のＰ
型拡散層１８の介在によりＩＩＬのベース−コレクタ間
接合のベース側への空乏層の広がりが抑制できるので、
ＩＩＬのコレクタ・エミッタ間耐圧を従来より高くする
ことができる。一方、エミッタ−ベース間接合の不純物
濃度分布は従来と同じであり、ベース−コレクタ間接合
のベース側の高濃度部分すなわち第３のＰ型拡散層１８
はＩＩＬ動作時にはほとんど空乏化するので、従来と変
わらない程度の電流増幅率を得ることができる。すなわ
ち、本実施例によれば、一層の高速化、高集積化を図る
ためにＮ⁻型エピタキシャル層９を薄くすることがで
き、縦型ＰＮＰトランジスタ、縦型ＮＰＮトランジスタ
及びＩＩＬを一体化した高速、高密度かつ高耐圧の半導
体装置を実現できることとなる。しかも、縦型ＰＮＰト
ランジスタの第１のＰ⁻型拡散層１１とＩＩＬの第２の
Ｐ⁻型拡散層１２とを同時かつ同じプロセスで形成する
とともに、縦型ＮＰＮトランジスタの第１のＰ型拡散層
１６とＩＩＬの第３のＰ型拡散層１８とを同時かつ同じ
プロセスで形成しているので、従来に比べて製造工程数
が増えることはない。ただし、これら第１のＰ⁻型拡散
層１１と第２のＰ⁻型拡散層１２との形成を別々の工程
とすることも可能である。第１のＰ型拡散層１６と第３
のＰ型拡散層１８との形成についても同様である。

【００３３】

【発明の効果】以上説明してきたとおり請求項１の発明
によれば、ＩＩＬのベース領域を低濃度の第１のベース
層と高濃度の第２のベース層とに分け、エミッタ層と低
濃度の第１のベース層との間でエミッタ−ベース間接合
を形成する一方で、高濃度の第２のベース層とコレクタ
層との間でのみベース−コレクタ間接合を形成した半導
体装置の構成を採用したので、第１のベース層の作用で
従来同様にＩＩＬの高電流増幅率が維持できるだけでな
く、第２のベース層の介在によりベース幅を小さくして
も高いコレクタ・エミッタ間耐圧が得られ、一層の高速
化、高集積化を実現することができる。

【００３４】請求項２の発明によれば、半導体基板上に
ＩＩＬのエミッタ層を形成したうえで該エミッタ層へ次
々とドーピングを行うことにより第１及び第２のベース
層並びにコレクタ層を順次各々の上に形成する半導体装
置の製造方法を採用したので、エミッタ層と低濃度の第
１のベース層との間でエミッタ−ベース間接合が形成さ
れる一方で、高濃度の第２のベース層とコレクタ層との
間でのみベース−コレクタ間接合が形成される。したが
って、従来同様にＩＩＬの高電流増幅率が維持できるだ
けでなく、ベース幅を小さくしても高いコレクタ・エミ
ッタ間耐圧が得られ、一層の高速化、高集積化を実現す
ることができる。

【００３５】特に、請求項３の発明によれば、上記ＩＩ
Ｌの低濃度の第１のベース層の形成を縦型ＰＮＰトラン
ジスタのコレクタ層の形成と同時かつ同じプロセスで行
う構成を採用したので、縦型ＰＮＰトランジスタのアー
リー電圧を低下させることなく該縦型ＰＮＰトランジス
タとＩＩＬとを共通の半導体基板上に形成することがで
きる。しかも、従来に比べて工程数が増えることはな
い。また、請求項４の発明によれば、上記ＩＩＬの高濃
度の第２のベース層の形成を縦型ＮＰＮトランジスタの
ベース層の形成と同時かつ同じプロセスで行う構成を採
用したので、従来に比べて工程数を増やすことなく該縦
型ＮＰＮトランジスタとＩＩＬとを共通の半導体基板上
に形成することができる。

【図面の簡単な説明】

【図１】 縦型ＰＮＰトランジスタと縦型ＮＰＮトラン
ジスタとＩＩＬとが共通の半導体基板上に形成された本
発明の一実施例に係る半導体装置の第１の製造工程断面
図である。

【図２】 図１に続く製造工程を示した第２の製造工程
断面図である。

【図３】 図２に続く製造工程を示した第３の製造工程
断面図である。

【図４】 本発明の一実施例に係る半導体装置の製造完
了状態を示した第４の製造工程断面図である。

【図５】 図４の半導体装置のＩＩＬコレクタコンタク
ト領域の形成位置における不純物濃度プロファイルを示
した概念図である。

【図６】 縦型ＰＮＰトランジスタと縦型ＮＰＮトラン
ジスタとＩＩＬとが共通の半導体基板上に形成された従
来の半導体装置のうちのＩＩＬ部分を示した断面図であ
る。

【符号の説明】

１…Ｐ型半導体基板 ２…Ｎ型埋込み層（縦型ＰＮＰトランジスタのコレクタ
領域と基板との間の分離領域） ４…第１のＮ^＋型埋込み層（縦型ＮＰＮトランジスタの
コレクタ埋込み層） ５…第２のＮ^＋型埋込み層（ＩＩＬのエミッタ領域の一
部） ６…第２のＰ^＋型埋込み層（素子分離領域の一部となる
下部分離領域） ７…第１のＰ^＋型埋込み層（縦型ＰＮＰトランジスタの
コレクタ埋込み層） ９…Ｎ⁻型エピタキシャル層［ＩＩＬの第１導電型のエ
ミッタ層］ １０…第３のＰ⁻型拡散層（素子分離領域の一部となる
上部分離領域） １１…第１のＰ⁻型拡散層（縦型ＰＮＰトランジスタの
コレクタ領域の一部）［縦型ＰＮＰトランジスタのコレ
クタ層］ １２…第２のＰ⁻型拡散層（ＩＩＬのベース領域の一
部）［ＩＩＬの第２導電型の第１のベース層］ １３…第１のＮ^＋型拡散領域（縦型ＮＰＮトランジスタ
のコレクタウォール領域） １４…第２のＮ^＋型拡散領域（ＩＩＬのエミッタ領域の
一部） １５…第４のＰ型拡散層（素子分離領域の一部） １６…第１のＰ型拡散層（縦型ＮＰＮトランジスタのベ
ース領域）［縦型ＮＰＮトランジスタのベース層］ １７…第２のＰ型拡散層（ＩＩＬのインジェクタ領域） １８…第３のＰ型拡散層（ＩＩＬのベース領域の一部）
［ＩＩＬの第２導電型の第２のベース層］ １９…第１のＮ型拡散層（縦型ＰＮＰトランジスタのベ
ース領域） ２０…第２のＮ型拡散層（ＩＩＬのコレクタ領域）［Ｉ
ＩＬの第１導電型のコレクタ層］ ２１…第３のＮ^＋型拡散層（縦型ＮＰＮトランジスタの
エミッタ領域） ２２…第２のＮ^＋型拡散層（縦型ＮＰＮトランジスタの
コレクタコンタクト領域） ２３…第４のＮ^＋型拡散層（ＩＩＬのコレクタコンタク
ト領域） ２４…第５のＮ^＋型拡散層（ＩＩＬのエミッタコンタク
ト領域） ２５…第１のＮ^＋型拡散層（縦型ＰＮＰトランジスタの
ベースコンタクト領域） ２６…第３のＰ^＋型拡散層（縦型ＰＮＰトランジスタの
エミッタ領域） ２７…第２のＰ^＋型拡散層（縦型ＰＮＰトランジスタの
コレクタコンタクト領域） ２８…第１のＰ^＋型拡散層（縦型ＮＰＮトランジスタの
ベースコンタクト領域） ２９…第４のＰ^＋型拡散層（ＩＩＬのインジェクタコン
タクト領域） ３０…第５のＰ^＋型拡散層（ＩＩＬのベースコンタクト
領域）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 光男 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１導電型のエミッタ層と、 該エミッタ層との間でエミッタ−ベース間接合を形成す
   る第２導電型の第１のベース層と、 該第１のベース層より不純物濃度が高い第２導電型の第
   ２のベース層と、 該第２のベース層との間でのみベース−コレクタ間接合
   を形成する第１導電型のコレクタ層とを有するＩＩＬを
   備えたことを特徴とする半導体装置。
2. 【請求項２】 第１導電型のエミッタ層と第２導電型の
   第１及び第２のベース層と第１導電型のコレクタ層とを
   有するＩＩＬを備えた半導体装置を製造するための方法
   であって、 半導体基板上に前記エミッタ層を形成する工程と、 該エミッタ層へのドーピングにより該エミッタ層上に前
   記第１のベース層を形成する工程と、 該第１のベース層へのドーピングにより該第１のベース
   層上に該第１のベース層より不純物濃度が高い前記第２
   のベース層を形成する工程と、 該第２のベース層へのドーピングにより該第２のベース
   層上に前記コレクタ層を形成する工程とを備えたことを
   特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項２記載の半導体装置の製造方法に
   おいて、 前記ＩＩＬの第１のベース層の形成は、該ＩＩＬと共通
   の半導体基板上に設けられる縦型ＰＮＰトランジスタの
   コレクタ層の形成と同時かつ同じプロセスで行われるこ
   とを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項２記載の半導体装置の製造方法に
   おいて、 前記ＩＩＬの第２のベース層の形成は、該ＩＩＬと共通
   の半導体基板上に設けられる縦型ＮＰＮトランジスタの
   ベース層の形成と同時かつ同じプロセスで行われること
   を特徴とする半導体装置の製造方法。