JPH077085A - 集積回路コンデンサ誘電体の製造方法及びその方法により製造されたコンデンサ - Google Patents
集積回路コンデンサ誘電体の製造方法及びその方法により製造されたコンデンサInfo
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- JPH077085A JPH077085A JP4244410A JP24441092A JPH077085A JP H077085 A JPH077085 A JP H077085A JP 4244410 A JP4244410 A JP 4244410A JP 24441092 A JP24441092 A JP 24441092A JP H077085 A JPH077085 A JP H077085A
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Abstract
(57)【要約】 （修正有）
【目的】層間の界面が処理期間中に露出されることのな
い箇所において処理の複雑性を減少させて、窒化物層の
上側に酸化物層を有する複合誘電体層を製造してＤＲＡ
Ｍメモリセルにおいて有用なコンデンサを提供する。 【構成】第一コンデンサプレート１２をポリシリコンで
形成し、それを酸化してその上部に薄いコンデンサ酸化
物層１３を形成する。次にこれを介し且つ該シリコン内
に窒素イオンをイオン注入する。次いで、窒素雰囲気中
において高温アニールを実施し、それにより、注入した
窒素をプレート１２と酸化物層１３との間の界面近くに
蓄積させ、そこにおいて窒化物状領域を形成する。次い
で、酸化又は窒化物化を実施し、複合膜内のピンホール
などの欠陥の影響を減少させる。次いで、第二プレート
をポリシリコン、金属又は金属シリサイドから形成し、
コンデンサを完成する。
い箇所において処理の複雑性を減少させて、窒化物層の
上側に酸化物層を有する複合誘電体層を製造してＤＲＡ
Ｍメモリセルにおいて有用なコンデンサを提供する。 【構成】第一コンデンサプレート１２をポリシリコンで
形成し、それを酸化してその上部に薄いコンデンサ酸化
物層１３を形成する。次にこれを介し且つ該シリコン内
に窒素イオンをイオン注入する。次いで、窒素雰囲気中
において高温アニールを実施し、それにより、注入した
窒素をプレート１２と酸化物層１３との間の界面近くに
蓄積させ、そこにおいて窒化物状領域を形成する。次い
で、酸化又は窒化物化を実施し、複合膜内のピンホール
などの欠陥の影響を減少させる。次いで、第二プレート
をポリシリコン、金属又は金属シリサイドから形成し、
コンデンサを完成する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の技術分野に関
するものであって、更に詳細には、ダイナミックメモリ
セルなどにおいて使用されるコンデンサ用の誘電体膜を
製造する方法及びその方法により製造されたコンデンサ
に関するものである。
するものであって、更に詳細には、ダイナミックメモリ
セルなどにおいて使用されるコンデンサ用の誘電体膜を
製造する方法及びその方法により製造されたコンデンサ
に関するものである。
【０００２】
【従来の技術】電子集積回路の技術分野における一貫し
た傾向は、半導体単位面積当りの回路機能密度を増加さ
せることであり、そのことはコストを低下させ且つ集積
回路の性能及び機能性を増加させる。この技術分野にお
いて基本的なことであるが、この増加された集積度は、
回路要素の物理的特徴寸法を減少することにより達成さ
れる。金属−酸化物−半導体（ＭＯＳ）集積回路におけ
る従来測定されていた特徴寸法は、最小のトランジスタ
ゲート幅又はトランジスタチャンネル長であり、現在市
販されているＭＯＳトランジスタは１ミクロン（μｍ）
以下のチャンネル長を有している。
た傾向は、半導体単位面積当りの回路機能密度を増加さ
せることであり、そのことはコストを低下させ且つ集積
回路の性能及び機能性を増加させる。この技術分野にお
いて基本的なことであるが、この増加された集積度は、
回路要素の物理的特徴寸法を減少することにより達成さ
れる。金属−酸化物−半導体（ＭＯＳ）集積回路におけ
る従来測定されていた特徴寸法は、最小のトランジスタ
ゲート幅又はトランジスタチャンネル長であり、現在市
販されているＭＯＳトランジスタは１ミクロン（μｍ）
以下のチャンネル長を有している。
【０００３】多くの半導体製造業者にとって、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）は、集積度が
最も高く且つ特徴寸法が最も小さな回路である。このこ
とは、ＤＲＡＭに対する生産率が比較的高く且つコスト
に対する圧力もかなり高いことに原因を有しており、且
つ、ＤＲＡＭのチップ表面積の多くは簡単な繰返しの要
素、即ち１個のトランジスタ、１個のコンデンサメモリ
セルの繰返しにより占有されているからである。
ックランダムアクセスメモリ（ＤＲＡＭ）は、集積度が
最も高く且つ特徴寸法が最も小さな回路である。このこ
とは、ＤＲＡＭに対する生産率が比較的高く且つコスト
に対する圧力もかなり高いことに原因を有しており、且
つ、ＤＲＡＭのチップ表面積の多くは簡単な繰返しの要
素、即ち１個のトランジスタ、１個のコンデンサメモリ
セルの繰返しにより占有されているからである。
【０００４】しかしながら、ＤＲＡＭセルの容量は、あ
る点を超えては、他の回路の特徴寸法をスケール即ち縮
小するのと同一の割合でスケールさせることはできな
い。この制限は、公知の「ソフトエラー」メカニズムで
あって、そのメカニズムにより宇宙線、パッケージ物質
及びその他の発生源から発生されたアルファ粒子により
衝撃を受けた場合にＤＲＡＭセルはデータを喪失する。
アルファ粒子からのソフトエラー率は、約２．５×１０
-13 クーロン以下の電荷（５Ｖにおいて約５０ｆＦ）を
格納するＤＲＡＭセルに対しては著しく増加する。コン
デンサのプレート面積を減少させると容量が減少するの
で、一定のコンデンサ誘電体及び厚さの場合、ＤＲＡＭ
セルの特徴寸法をスケーリングすると、セル容量は減少
する。
る点を超えては、他の回路の特徴寸法をスケール即ち縮
小するのと同一の割合でスケールさせることはできな
い。この制限は、公知の「ソフトエラー」メカニズムで
あって、そのメカニズムにより宇宙線、パッケージ物質
及びその他の発生源から発生されたアルファ粒子により
衝撃を受けた場合にＤＲＡＭセルはデータを喪失する。
アルファ粒子からのソフトエラー率は、約２．５×１０
-13 クーロン以下の電荷（５Ｖにおいて約５０ｆＦ）を
格納するＤＲＡＭセルに対しては著しく増加する。コン
デンサのプレート面積を減少させると容量が減少するの
で、一定のコンデンサ誘電体及び厚さの場合、ＤＲＡＭ
セルの特徴寸法をスケーリングすると、セル容量は減少
する。
【０００５】特徴寸法を減少する場合に一定の容量を維
持する一つの方法は、誘電体厚さを減少させることであ
る。しかしながら、二酸化シリコンは誘電体物質である
が、約１０ｎｍ以下の厚さのコンデンサ誘電体を許容可
能な製造歩留りでもって製造することは困難である。な
ぜならば、これらの誘電体膜は、特に、ピンホール及び
その他の点欠陥により影響を受けやすいからである。更
に、極めて薄い二酸化シリコン膜はそれを横断して印加
されるフルパワーの電源電圧に耐えることができない場
合がある。格納された電荷は容量×電圧に等しいので、
印加電圧が減少すると、同一の電荷を格納するためには
容量を更に増加させることを必要とし、従って問題を悪
化させることとなる。
持する一つの方法は、誘電体厚さを減少させることであ
る。しかしながら、二酸化シリコンは誘電体物質である
が、約１０ｎｍ以下の厚さのコンデンサ誘電体を許容可
能な製造歩留りでもって製造することは困難である。な
ぜならば、これらの誘電体膜は、特に、ピンホール及び
その他の点欠陥により影響を受けやすいからである。更
に、極めて薄い二酸化シリコン膜はそれを横断して印加
されるフルパワーの電源電圧に耐えることができない場
合がある。格納された電荷は容量×電圧に等しいので、
印加電圧が減少すると、同一の電荷を格納するためには
容量を更に増加させることを必要とし、従って問題を悪
化させることとなる。
【０００６】十分な容量を維持し且つソフトエラー率を
低く維持しながらＤＲＡＭ装置の寸法をスケール即ち縮
小するために種々の技術が使用されている。例えば、現
在のＤＲＡＭは、それらのセル容量をトレンチ内に維持
させたものが市販されており、比較的小さなチップ表面
積を占有しながらより大型のコンデンサを提供するため
に垂直方向の寸法を利用している。
低く維持しながらＤＲＡＭ装置の寸法をスケール即ち縮
小するために種々の技術が使用されている。例えば、現
在のＤＲＡＭは、それらのセル容量をトレンチ内に維持
させたものが市販されており、比較的小さなチップ表面
積を占有しながらより大型のコンデンサを提供するため
に垂直方向の寸法を利用している。
【０００７】別の一般的な技術としては、純粋の二酸化
シリコンの誘電率からコンデンサ誘電体の誘電率を増加
させることであり、欠陥に対する誘電体膜の影響の受け
やすさを減少しながら単位面積当りの容量を増加させて
いる。このことは、例えば窒化シリコンと二酸化シリコ
ンの両方を有する膜などの、複合乃至は多層のコンデン
サ誘電体を使用することによって達成することが可能で
ある。これらの膜の一般的な形態は、窒化物−酸化物
（ＮＯ）及び酸化物−窒化物−酸化物（ＯＮＯ）膜を有
している。これらの複合膜は、窒化シリコンにより提供
されるより高い実効的な誘電率に起因して、高い容量を
提供しながら比較的厚く且つ信頼性のある誘電体の歩留
り上の利点を提供している。
シリコンの誘電率からコンデンサ誘電体の誘電率を増加
させることであり、欠陥に対する誘電体膜の影響の受け
やすさを減少しながら単位面積当りの容量を増加させて
いる。このことは、例えば窒化シリコンと二酸化シリコ
ンの両方を有する膜などの、複合乃至は多層のコンデン
サ誘電体を使用することによって達成することが可能で
ある。これらの膜の一般的な形態は、窒化物−酸化物
（ＮＯ）及び酸化物−窒化物−酸化物（ＯＮＯ）膜を有
している。これらの複合膜は、窒化シリコンにより提供
されるより高い実効的な誘電率に起因して、高い容量を
提供しながら比較的厚く且つ信頼性のある誘電体の歩留
り上の利点を提供している。
【０００８】ＮＯ膜及びＯＮＯ膜を形成する従来の方法
では、シリコン下部コンデンサプレート（ＯＮＯ膜の場
合には、薄い熱酸化物層の上）の上に窒化シリコンを付
着形成し、次いで該窒化シリコンの上部部分を酸化して
二酸化シリコン（即ち、酸化した窒化シリコン）を形成
する。この酸化した窒化シリコンは、付着形成した窒化
シリコン内にピンホールが存在する場合にそれを「シー
ル」（即ち修復）すべく機能する。
では、シリコン下部コンデンサプレート（ＯＮＯ膜の場
合には、薄い熱酸化物層の上）の上に窒化シリコンを付
着形成し、次いで該窒化シリコンの上部部分を酸化して
二酸化シリコン（即ち、酸化した窒化シリコン）を形成
する。この酸化した窒化シリコンは、付着形成した窒化
シリコン内にピンホールが存在する場合にそれを「シー
ル」（即ち修復）すべく機能する。
【０００９】１９８６年１１月１８日付で発行された米
国特許第４，６２３，９１２号は、最初に、シリコンを
熱酸化して熱二酸化シリコンを形成し、次いで該二酸化
シリコンを熱窒化物化してシリコンオキシナイトライド
膜を形成することにより酸化物／窒化物膜を製造する方
法を開示している。このシリコンオキシナイトライド膜
内の窒素濃度は、上表面から深さが深くなるに従い減少
する濃度を有しており、従って該膜の下部部分は実質的
に二酸化シリコンである。
国特許第４，６２３，９１２号は、最初に、シリコンを
熱酸化して熱二酸化シリコンを形成し、次いで該二酸化
シリコンを熱窒化物化してシリコンオキシナイトライド
膜を形成することにより酸化物／窒化物膜を製造する方
法を開示している。このシリコンオキシナイトライド膜
内の窒素濃度は、上表面から深さが深くなるに従い減少
する濃度を有しており、従って該膜の下部部分は実質的
に二酸化シリコンである。
【００１０】１９８６年１１月４日付で発行された米国
特許第４，６２１，２７７号は、熱処理を使用して窒化
物／酸化物／窒化物膜を製造する方法を開示している。
そこに開示されている一つの実施例によれば、下側に存
在するシリコンの直接的な熱窒化物化により最初に窒化
シリコン膜が形成される。次いで、この窒化シリコン膜
を熱酸化して上部部分に熱二酸化シリコンを形成し、次
いで、該熱二酸化シリコンの一部を熱的に窒化物へ変換
する。従って、その結果得られる膜は、異なった量の酸
化物と窒化物とを包含する複合膜である。
特許第４，６２１，２７７号は、熱処理を使用して窒化
物／酸化物／窒化物膜を製造する方法を開示している。
そこに開示されている一つの実施例によれば、下側に存
在するシリコンの直接的な熱窒化物化により最初に窒化
シリコン膜が形成される。次いで、この窒化シリコン膜
を熱酸化して上部部分に熱二酸化シリコンを形成し、次
いで、該熱二酸化シリコンの一部を熱的に窒化物へ変換
する。従って、その結果得られる膜は、異なった量の酸
化物と窒化物とを包含する複合膜である。
【００１１】米国特許第４，８８２，６４９号は、窒化
物／酸化物／窒化物からなる膜を製造する別の方法を開
示しており、その場合、窒化シリコン層を下側に存在す
るシリコンの上に付着形成する。次いで、二酸化シリコ
ン層をその上に付着形成するか、又は第一窒化物層の一
部を熱酸化することにより形成する。次いで、該二酸化
シリコン層上に窒化シリコン層を付着形成し、窒化物／
酸化物／窒化物からなる膜を完成する。
物／酸化物／窒化物からなる膜を製造する別の方法を開
示しており、その場合、窒化シリコン層を下側に存在す
るシリコンの上に付着形成する。次いで、二酸化シリコ
ン層をその上に付着形成するか、又は第一窒化物層の一
部を熱酸化することにより形成する。次いで、該二酸化
シリコン層上に窒化シリコン層を付着形成し、窒化物／
酸化物／窒化物からなる膜を完成する。
【００１２】これらの各方法は、熱反応又は付着形成の
何れかにより相継ぐ処理ステップにより複合膜を形成
し、従って該膜を層毎に形成している。これらの膜に対
する処理の流れは、比較的複雑であり、ウエハを処理ス
テップ間において移動させることが必要であるか、又
は、現場において複数個の処理を実施することの可能な
比較的複雑な処理装置を使用することを必要とする。特
に、各層を形成した後にウエハを搬送する場合には、層
表面の汚染が発生する場合があり、該膜の層間の界面に
おいて電荷捕獲が増加したりその他の欠陥の原因とな
る。
何れかにより相継ぐ処理ステップにより複合膜を形成
し、従って該膜を層毎に形成している。これらの膜に対
する処理の流れは、比較的複雑であり、ウエハを処理ス
テップ間において移動させることが必要であるか、又
は、現場において複数個の処理を実施することの可能な
比較的複雑な処理装置を使用することを必要とする。特
に、各層を形成した後にウエハを搬送する場合には、層
表面の汚染が発生する場合があり、該膜の層間の界面に
おいて電荷捕獲が増加したりその他の欠陥の原因とな
る。
【００１３】その他の本発明の背景としては、Ｊｏｓｑ
ｕｉｎ ｅｔ ａｌ．著「窒素注入シリコンにおける酸
化の禁止（Ｔｈｅ Ｏｘｉｄａｔｉｏｎ Ｉｎｈｉｂｉ
ｔｉｏｎ ｉｎ Ｎｉｔｒｏｇｅｎ−Ｉｍｐｌａｎｔｅ
ｄ Ｓｉｌｉｃｏｎ）」、ジャーナル・エレクトロケミ
カル・ソサエーティ：ソリッドステート・サイエンス・
アンド・テクノロジ、１９８２年８月、１８０３−１８
１０頁では、窒素を注入したシリコンにおける酸化禁止
メカニズムについて記載している。この文献に記載され
る如く、実験を行なって、上側に二酸化シリコン層（２
ｎｍ程度の厚さの生来の酸化物か、又は７０乃至１００
ｎｍの程度の厚さの形成した層）＜１００＞単結晶シリ
コンを窒素イオンで注入した。特に、５０ｋｅＶのエネ
ルギにおいて１０16イオン数／ｃｍ2 のドーズで15Ｎ2
+ をイオン注入している。この文献は、更に、窒素雰囲
気中において１０００℃において注入後の１時間のアニ
ールの後に、注入した窒素がシリコン−二酸化シリコン
界面（図３及び７参照）において蓄積し、そこにおいて
窒化物状の層を形成することを開示している。
ｕｉｎ ｅｔ ａｌ．著「窒素注入シリコンにおける酸
化の禁止（Ｔｈｅ Ｏｘｉｄａｔｉｏｎ Ｉｎｈｉｂｉ
ｔｉｏｎ ｉｎ Ｎｉｔｒｏｇｅｎ−Ｉｍｐｌａｎｔｅ
ｄ Ｓｉｌｉｃｏｎ）」、ジャーナル・エレクトロケミ
カル・ソサエーティ：ソリッドステート・サイエンス・
アンド・テクノロジ、１９８２年８月、１８０３−１８
１０頁では、窒素を注入したシリコンにおける酸化禁止
メカニズムについて記載している。この文献に記載され
る如く、実験を行なって、上側に二酸化シリコン層（２
ｎｍ程度の厚さの生来の酸化物か、又は７０乃至１００
ｎｍの程度の厚さの形成した層）＜１００＞単結晶シリ
コンを窒素イオンで注入した。特に、５０ｋｅＶのエネ
ルギにおいて１０16イオン数／ｃｍ2 のドーズで15Ｎ2
+ をイオン注入している。この文献は、更に、窒素雰囲
気中において１０００℃において注入後の１時間のアニ
ールの後に、注入した窒素がシリコン−二酸化シリコン
界面（図３及び７参照）において蓄積し、そこにおいて
窒化物状の層を形成することを開示している。
【００１４】更に別の技術的背景としては、酸素イオン
をイオン注入しその後にその構成体を熱的に処理して注
入した酸素がそこにおいてシリコン原子と反応させるこ
とにより単結晶シリコン・オン・絶縁体（ＳＯＩ）を形
成することが知られている。通常「ＳＩＭＯＸ」と呼ば
れるこの従来技術においては、本体内の所定の深さにお
いて二酸化シリコン層が形成されるように酸素注入物の
エネルギが選択され、従ってシリコンの単結晶層が該酸
化物の上に残存する。
をイオン注入しその後にその構成体を熱的に処理して注
入した酸素がそこにおいてシリコン原子と反応させるこ
とにより単結晶シリコン・オン・絶縁体（ＳＯＩ）を形
成することが知られている。通常「ＳＩＭＯＸ」と呼ば
れるこの従来技術においては、本体内の所定の深さにお
いて二酸化シリコン層が形成されるように酸素注入物の
エネルギが選択され、従ってシリコンの単結晶層が該酸
化物の上に残存する。
【００１５】
【発明が解決しようとする課題】本発明の目的とすると
ころは、層間の界面が処理期間中に露出されることのな
い箇所において窒化物層の上側に酸化物層を有する複合
誘電体層を製造する方法を提供することである。本発明
の別の目的とするところは、処理の複雑性を減少させた
この様な膜の製造方法を提供することである。本発明の
更に別の目的とするところは、窒化物層が下側に存在す
るシリコンプレートと接触している場合におけるこの様
な製造方法を提供することである。本発明の更に別の目
的とするところは、本方法により製造された例えばＤＲ
ＡＭメモリセルにおいて有用なコンデンサを提供するこ
とである。
ころは、層間の界面が処理期間中に露出されることのな
い箇所において窒化物層の上側に酸化物層を有する複合
誘電体層を製造する方法を提供することである。本発明
の別の目的とするところは、処理の複雑性を減少させた
この様な膜の製造方法を提供することである。本発明の
更に別の目的とするところは、窒化物層が下側に存在す
るシリコンプレートと接触している場合におけるこの様
な製造方法を提供することである。本発明の更に別の目
的とするところは、本方法により製造された例えばＤＲ
ＡＭメモリセルにおいて有用なコンデンサを提供するこ
とである。
【００１６】
【課題を解決するための手段】本発明は、窒化シリコン
層と二酸化シリコン層とを包含する複合誘電体膜を有す
るダイナミックランダムアクセスメモリ（ＤＲＡＭ）セ
ルにおいて有用な集積回路コンデンサを製造する方法に
組込むことが可能である。熱酸化、又はＣＶＤにより、
コンデンサの下部シリコンプレート上に薄い二酸化シリ
コン層を形成する。次いで、下部シリコンプレートに到
達するのに十分なエネルギで本構成体内に窒素イオンを
注入する。次いで、アニールを実施し、それにより注入
した窒素をシリコン・酸化物表面近くに蓄積させてそこ
において窒化物状の層を形成する。その結果、窒化物と
酸化物との間の界面を露出させることなしに、シリコン
下部プレートと二酸化シリコン層との間に下側に存在す
る窒化物層が形成される。次いで、所望により、上側に
存在する酸化物層の熱酸化又は窒化物化を行なって、酸
化物中におけるピンホール及びその他のボイド型の欠陥
を修復する。次いで、その上方に上部コンデンサプレー
トを形成することにより該コンデンサを完成する。
層と二酸化シリコン層とを包含する複合誘電体膜を有す
るダイナミックランダムアクセスメモリ（ＤＲＡＭ）セ
ルにおいて有用な集積回路コンデンサを製造する方法に
組込むことが可能である。熱酸化、又はＣＶＤにより、
コンデンサの下部シリコンプレート上に薄い二酸化シリ
コン層を形成する。次いで、下部シリコンプレートに到
達するのに十分なエネルギで本構成体内に窒素イオンを
注入する。次いで、アニールを実施し、それにより注入
した窒素をシリコン・酸化物表面近くに蓄積させてそこ
において窒化物状の層を形成する。その結果、窒化物と
酸化物との間の界面を露出させることなしに、シリコン
下部プレートと二酸化シリコン層との間に下側に存在す
る窒化物層が形成される。次いで、所望により、上側に
存在する酸化物層の熱酸化又は窒化物化を行なって、酸
化物中におけるピンホール及びその他のボイド型の欠陥
を修復する。次いで、その上方に上部コンデンサプレー
トを形成することにより該コンデンサを完成する。
【００１７】
【実施例】図１を参照して、１トランジスタ１コンデン
サ型の従来のダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）セルの電気的構成及び動作について簡単に説明
する。なぜならば、本発明の利点は特にこの様な装置に
とって重要なものだからである。図１における参照番号
のあるものは、以下に説明する如く、図２及び３の好適
実施例における種々の物理的要素の位置を表わしてい
る。図１のＤＲＡＭセルは、格納コンデンサ２を有して
おり、それは、例えば接地などの固定電圧へ接続された
プレート１８を有しており、且つその他方のプレート１
２は金属−酸化物−半導体（ＭＯＳ）パストランジスタ
４のソース／ドレイン８ｂへ接続している。当該技術分
野において基本的なことであるが、格納コンデンサ２
は、その中に格納されるべきデータの値に依存して、充
電された状態であるか又は放電された状態の何れかであ
る。コンデンサ２のプレート１８がバイアスされる固定
電圧は、この例においては接地とすることが可能である
が、又は、当該技術分野において公知の如く、電源電圧
とするか、又は別の基準電圧とすることも可能である。
パストランジスタ４もソース／ドレイン領域８ａを有し
ており、それはビット線ＢＬ（２０）へ接続されてお
り、且つそのゲート１０はワード線ＷＬへ接続してい
る。
サ型の従来のダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）セルの電気的構成及び動作について簡単に説明
する。なぜならば、本発明の利点は特にこの様な装置に
とって重要なものだからである。図１における参照番号
のあるものは、以下に説明する如く、図２及び３の好適
実施例における種々の物理的要素の位置を表わしてい
る。図１のＤＲＡＭセルは、格納コンデンサ２を有して
おり、それは、例えば接地などの固定電圧へ接続された
プレート１８を有しており、且つその他方のプレート１
２は金属−酸化物−半導体（ＭＯＳ）パストランジスタ
４のソース／ドレイン８ｂへ接続している。当該技術分
野において基本的なことであるが、格納コンデンサ２
は、その中に格納されるべきデータの値に依存して、充
電された状態であるか又は放電された状態の何れかであ
る。コンデンサ２のプレート１８がバイアスされる固定
電圧は、この例においては接地とすることが可能である
が、又は、当該技術分野において公知の如く、電源電圧
とするか、又は別の基準電圧とすることも可能である。
パストランジスタ４もソース／ドレイン領域８ａを有し
ており、それはビット線ＢＬ（２０）へ接続されてお
り、且つそのゲート１０はワード線ＷＬへ接続してい
る。
【００１８】動作について説明すると、公知の如く、ワ
ード線ＷＬは行デコーダ（不図示）により、パストラン
ジスタ４の行が選択された場合に該トランジスタをター
ンオンさせるのに十分な電圧へ駆動される。パストラン
ジスタ４がオンであると、コンデンサ２のプレート１２
は実効的にビット線ＢＬへ接続され、従ってそこに格納
された電荷は従来の態様でセンスアンプにより検知する
ためにビット線ＢＬ上へ供給される。従来のＤＲＡＭサ
イクルの書込み動作又は回復部分の何れかの期間中にお
いて、ビット線ＢＬが駆動される電圧（即ち、所望のデ
ータ状態）が、コンデンサ２が充電されるべきであるか
又は放電されるべきであるか否かを決定する。コンデン
サ２がセットされると、ワード線ＷＬがパストランジス
タ４をターンオフするのに十分な電圧へ復帰し、コンデ
ンサ２のプレート１２をビット線ＢＬから分離し、従っ
て充電された状態又は放電された状態を維持する。
ード線ＷＬは行デコーダ（不図示）により、パストラン
ジスタ４の行が選択された場合に該トランジスタをター
ンオンさせるのに十分な電圧へ駆動される。パストラン
ジスタ４がオンであると、コンデンサ２のプレート１２
は実効的にビット線ＢＬへ接続され、従ってそこに格納
された電荷は従来の態様でセンスアンプにより検知する
ためにビット線ＢＬ上へ供給される。従来のＤＲＡＭサ
イクルの書込み動作又は回復部分の何れかの期間中にお
いて、ビット線ＢＬが駆動される電圧（即ち、所望のデ
ータ状態）が、コンデンサ２が充電されるべきであるか
又は放電されるべきであるか否かを決定する。コンデン
サ２がセットされると、ワード線ＷＬがパストランジス
タ４をターンオフするのに十分な電圧へ復帰し、コンデ
ンサ２のプレート１２をビット線ＢＬから分離し、従っ
て充電された状態又は放電された状態を維持する。
【００１９】次に、図２及び３を共に参照すると、本発
明に基づいて構成されたコンデンサ２を組込んだＤＲＡ
Ｍセルの一例の物理的構成が詳細に示されている。本明
細書において詳細に説明するこの構成は、通常、「スタ
ックトキャパシタ（積層型コンデンサ）」ＤＲＡＭセル
と一般的に呼ばれるものである。しかしながら、理解す
べきことであるが、本発明は、更に、例えば、下部コン
デンサプレートがバルクのシリコン内にある場合や、又
プレーナ及びトレンチコンデンサ形態（トレンチ内にス
タックトキャパシタを配置する場合を包含する）などを
包含するその他のタイプのＤＲＡＭセルに対しても適用
可能なものである。更に、本発明は、ＭＯＳトランジス
タなどのゲート誘電体（絶縁体）などのその他の誘電体
膜を形成する場合のみならず、ＤＲＡＭセルにおけるも
の以外の集積回路コンデンサを製造する場合にも使用す
ることが可能である。
明に基づいて構成されたコンデンサ２を組込んだＤＲＡ
Ｍセルの一例の物理的構成が詳細に示されている。本明
細書において詳細に説明するこの構成は、通常、「スタ
ックトキャパシタ（積層型コンデンサ）」ＤＲＡＭセル
と一般的に呼ばれるものである。しかしながら、理解す
べきことであるが、本発明は、更に、例えば、下部コン
デンサプレートがバルクのシリコン内にある場合や、又
プレーナ及びトレンチコンデンサ形態（トレンチ内にス
タックトキャパシタを配置する場合を包含する）などを
包含するその他のタイプのＤＲＡＭセルに対しても適用
可能なものである。更に、本発明は、ＭＯＳトランジス
タなどのゲート誘電体（絶縁体）などのその他の誘電体
膜を形成する場合のみならず、ＤＲＡＭセルにおけるも
の以外の集積回路コンデンサを製造する場合にも使用す
ることが可能である。
【００２０】図２に示した如く、ＤＲＡＭセルのこの実
施例は、Ｐ型単結晶＜１００＞シリコン基板６の表面に
形成している。基板６はバルクのシリコンであるか、又
はシリコン又は絶縁性基板の上に形成したエピタキシャ
ル層とすることが可能である。更に、ＣＭＯＳのＤＲＡ
Ｍに対する技術において公知の如く、基板６は、バルク
におけるか又はエピタキシャル層においてのドープした
タブ又はウエルとすることが可能であり、更に別法とし
て、基板６はＮ型とすることが可能である（その中にＰ
型トランジスタが形成される）。
施例は、Ｐ型単結晶＜１００＞シリコン基板６の表面に
形成している。基板６はバルクのシリコンであるか、又
はシリコン又は絶縁性基板の上に形成したエピタキシャ
ル層とすることが可能である。更に、ＣＭＯＳのＤＲＡ
Ｍに対する技術において公知の如く、基板６は、バルク
におけるか又はエピタキシャル層においてのドープした
タブ又はウエルとすることが可能であり、更に別法とし
て、基板６はＮ型とすることが可能である（その中にＰ
型トランジスタが形成される）。
【００２１】基板６の一部の中にパストランジスタ４の
Ｎ型ソース／ドレイン領域８ａ，８ｂが形成されてい
る。ソース／ドレイン領域８ｂは、好適には、高度にド
ープしたものであり、それは、以下に説明する如く、ビ
ット線ＢＬと接触している。特定の具体例によっては、
ソース／ドレイン領域８ａをソース／ドレイン領域８ｂ
と同程度に高度にドープすることが可能であり、又は、
それは著しくより軽度にドープさせることも可能であ
る。ゲート電極１０がポリシリコン、金属シリサイド、
又は公知の如くそれらの二つの組合わせとして形成さ
れ、それはソース／ドレイン領域８ａと８ｂとの間のチ
ャンネル領域の上方に位置している。パストランジスタ
４のゲート電極として機能する他に、ゲート電極１０
は、更に、行選択信号を導通し、従ってワード線ＷＬ
（図３参照）としても機能する。この実施例において
は、パストランジスタ４が公知の軽度にドープしたドレ
イン（ＬＤＤ）形態に従って形成されており、その場
合、ゲート電極１０はその側部に沿って側壁絶縁性スペ
ーサ１１を有しており、その下側にはソース／ドレイン
領域８ａ，８ｂの比較的軽度にドープした延長部が画定
されている。この構成は、短チャンネルＭＯＳトランジ
スタにおけるホットエレクトロン効果及びその他の不所
望の効果を減少させることに貢献する。
Ｎ型ソース／ドレイン領域８ａ，８ｂが形成されてい
る。ソース／ドレイン領域８ｂは、好適には、高度にド
ープしたものであり、それは、以下に説明する如く、ビ
ット線ＢＬと接触している。特定の具体例によっては、
ソース／ドレイン領域８ａをソース／ドレイン領域８ｂ
と同程度に高度にドープすることが可能であり、又は、
それは著しくより軽度にドープさせることも可能であ
る。ゲート電極１０がポリシリコン、金属シリサイド、
又は公知の如くそれらの二つの組合わせとして形成さ
れ、それはソース／ドレイン領域８ａと８ｂとの間のチ
ャンネル領域の上方に位置している。パストランジスタ
４のゲート電極として機能する他に、ゲート電極１０
は、更に、行選択信号を導通し、従ってワード線ＷＬ
（図３参照）としても機能する。この実施例において
は、パストランジスタ４が公知の軽度にドープしたドレ
イン（ＬＤＤ）形態に従って形成されており、その場
合、ゲート電極１０はその側部に沿って側壁絶縁性スペ
ーサ１１を有しており、その下側にはソース／ドレイン
領域８ａ，８ｂの比較的軽度にドープした延長部が画定
されている。この構成は、短チャンネルＭＯＳトランジ
スタにおけるホットエレクトロン効果及びその他の不所
望の効果を減少させることに貢献する。
【００２２】ゲート電極１０′はゲート電極１０と同様
な構成であり、且つソース／ドレイン領域８ｂに隣接し
たフィールド分離用酸化物７の上側に存在している。ゲ
ート電極１０′は図２のコンデンサ２が割当てられてい
る行に隣接した１行のＤＲＡＭセルに対するワード線と
して作用し、従って図示したＤＲＡＭセルに機能的な影
響を有するものではない。しかしながら、レイアウトの
効率のために、ゲート電極１０′はゲート電極１０と平
行に走行しており（図３参照）、且つその隣のＤＲＡＭ
セルの境界内に物理的に位置されている。
な構成であり、且つソース／ドレイン領域８ｂに隣接し
たフィールド分離用酸化物７の上側に存在している。ゲ
ート電極１０′は図２のコンデンサ２が割当てられてい
る行に隣接した１行のＤＲＡＭセルに対するワード線と
して作用し、従って図示したＤＲＡＭセルに機能的な影
響を有するものではない。しかしながら、レイアウトの
効率のために、ゲート電極１０′はゲート電極１０と平
行に走行しており（図３参照）、且つその隣のＤＲＡＭ
セルの境界内に物理的に位置されている。
【００２３】層間誘電体層１３はゲート電極１０，１
０′の上側に位置しており、且つ、好適には、ゲート電
極１０，１０′とその他の導電性セル要素との間に電気
的分離を与えるのに十分な厚さの付着形成した二酸化シ
リコンから構成されている。第一コンデンサプレート１
２は層間誘電体１３の上側に位置しており、コンタクト
開口１４を介してソース／ドレイン領域８ｂとコンタク
トしている。本発明のこの実施例においては、第一コン
デンサプレート１２がＮ型のドープした多結晶シリコン
から形成されている。レイアウトの効率を最大とするた
めに、第一コンデンサプレート１２は隣のゲート電極１
０′の上側にも位置している。
０′の上側に位置しており、且つ、好適には、ゲート電
極１０，１０′とその他の導電性セル要素との間に電気
的分離を与えるのに十分な厚さの付着形成した二酸化シ
リコンから構成されている。第一コンデンサプレート１
２は層間誘電体１３の上側に位置しており、コンタクト
開口１４を介してソース／ドレイン領域８ｂとコンタク
トしている。本発明のこの実施例においては、第一コン
デンサプレート１２がＮ型のドープした多結晶シリコン
から形成されている。レイアウトの効率を最大とするた
めに、第一コンデンサプレート１２は隣のゲート電極１
０′の上側にも位置している。
【００２４】第一コンデンサプレート１２の上側に位置
して本発明に基づいて形成したコンデンサ誘電体が設け
られており、それは、この実施例においては、窒化シリ
コン層１６と、二酸化シリコン層１５と、オプションと
してのシール用（酸化物又は窒化物）層１７とを有して
いる。コンデンサ誘電体１５，１６，１７の上側に位置
して第二コンデンサプレート１８が設けられており、そ
れは、多結晶シリコン、耐火性金属、金属シリサイド、
又はアルミニウムなどの非耐火性金属から形成すること
が可能である。第二コンデンサプレート１８は、回路形
態に依存して、接地、電源、又は調整した基準電圧など
の固定電圧へ接続されている（図示していない態様
で）。
して本発明に基づいて形成したコンデンサ誘電体が設け
られており、それは、この実施例においては、窒化シリ
コン層１６と、二酸化シリコン層１５と、オプションと
してのシール用（酸化物又は窒化物）層１７とを有して
いる。コンデンサ誘電体１５，１６，１７の上側に位置
して第二コンデンサプレート１８が設けられており、そ
れは、多結晶シリコン、耐火性金属、金属シリサイド、
又はアルミニウムなどの非耐火性金属から形成すること
が可能である。第二コンデンサプレート１８は、回路形
態に依存して、接地、電源、又は調整した基準電圧など
の固定電圧へ接続されている（図示していない態様
で）。
【００２５】第二層間誘電体１９は第二コンデンサプレ
ート１８の上側に位置しており、その上にビット線２０
が形成されており、且つ、該誘電体も、好適には、電気
的分離を与えるのに十分な厚さの付着形成した酸化物か
ら構成されている。層間誘電体１９を貫通してコンタク
ト開口が設けられており、それを介して、ビット線２０
がソース／ドレイン領域８ａと接触している。図３に示
した如く、ビット線２０は、ＤＲＡＭメモリアレイに対
して従来の態様において、ゲート電極１０，１０′に対
し垂直な方向に走行している。ビット線２０は、好適に
は、例えばアルミニウム、耐火性金属又は金属シリサイ
ドなどの高導電性物質から形成されており、一方、バル
クのシリコンのドープした領域又はドープしたポリシリ
コン（その何れも、金属シリサイド又はその他のより高
い導電性物質で被覆することが可能である）をビット線
２０として使用することが可能である。
ート１８の上側に位置しており、その上にビット線２０
が形成されており、且つ、該誘電体も、好適には、電気
的分離を与えるのに十分な厚さの付着形成した酸化物か
ら構成されている。層間誘電体１９を貫通してコンタク
ト開口が設けられており、それを介して、ビット線２０
がソース／ドレイン領域８ａと接触している。図３に示
した如く、ビット線２０は、ＤＲＡＭメモリアレイに対
して従来の態様において、ゲート電極１０，１０′に対
し垂直な方向に走行している。ビット線２０は、好適に
は、例えばアルミニウム、耐火性金属又は金属シリサイ
ドなどの高導電性物質から形成されており、一方、バル
クのシリコンのドープした領域又はドープしたポリシリ
コン（その何れも、金属シリサイド又はその他のより高
い導電性物質で被覆することが可能である）をビット線
２０として使用することが可能である。
【００２６】特に図３の概略平面図から明らかな如く、
且つ当該技術分野において基本的なことであるように、
ＤＲＡＭセルのレイアウトにおけるチップ面積の効率的
な使用は顕著な懸念事項である。例えば、従来の製造技
術では例えばゲート電極１０，１０′などのポリシリコ
ン線に対し１ミクロン以下の程度の特徴寸法を形成する
ことが可能である。従って、この実施例における格納コ
ンデンサ２の寸法は、１０平方ミクロンの程度とするこ
とが可能である（プレート１２，１８のトポグラフィ即
ち地形的構成から増加された表面積を考慮に入れてい
る）。５０ｆＦの程度の容量を有するこの寸法の信頼性
のあるＤＲＡＭコンデンサの場合には、コンデンサ誘電
体が純粋に二酸化シリコンから形成する場合には、その
厚さは７ｎｍの程度でなければならない。この薄さの二
酸化シリコン膜はピンホール欠陥、粒子汚染及び製造歩
留り上に壊滅的な影響を有するその他の欠陥によって極
めて影響を受けやすく、特に、例えば４メガビット以上
の集積度を有するＤＲＡＭに対してそのことがいえる。
且つ当該技術分野において基本的なことであるように、
ＤＲＡＭセルのレイアウトにおけるチップ面積の効率的
な使用は顕著な懸念事項である。例えば、従来の製造技
術では例えばゲート電極１０，１０′などのポリシリコ
ン線に対し１ミクロン以下の程度の特徴寸法を形成する
ことが可能である。従って、この実施例における格納コ
ンデンサ２の寸法は、１０平方ミクロンの程度とするこ
とが可能である（プレート１２，１８のトポグラフィ即
ち地形的構成から増加された表面積を考慮に入れてい
る）。５０ｆＦの程度の容量を有するこの寸法の信頼性
のあるＤＲＡＭコンデンサの場合には、コンデンサ誘電
体が純粋に二酸化シリコンから形成する場合には、その
厚さは７ｎｍの程度でなければならない。この薄さの二
酸化シリコン膜はピンホール欠陥、粒子汚染及び製造歩
留り上に壊滅的な影響を有するその他の欠陥によって極
めて影響を受けやすく、特に、例えば４メガビット以上
の集積度を有するＤＲＡＭに対してそのことがいえる。
【００２７】本発明のこの実施例によれば、複合コンデ
ンサ誘電体膜を製造することが可能であり、従ってより
大きな実効的誘電率及びより高い単位面積当りの容量を
与え、一方ポイント欠陥や界面汚染などによりより影響
を受けることのない一層厚い膜を提供している。本発明
方法を図４ａ乃至４ｇを参照して以下に説明する。
ンサ誘電体膜を製造することが可能であり、従ってより
大きな実効的誘電率及びより高い単位面積当りの容量を
与え、一方ポイント欠陥や界面汚染などによりより影響
を受けることのない一層厚い膜を提供している。本発明
方法を図４ａ乃至４ｇを参照して以下に説明する。
【００２８】本発明のこの実施例においては、図４ａに
示した状態の構成から開始する。本発明プロセスのこの
時点においては、パストランジスタ４が構成されてお
り、それは、ゲート電極１０と相対的に自己整合態様で
形成したソース／ドレイン領域８ａ，８ｂを有してお
り、ゲート電極１０と同一のポリシリコン層から形成し
たゲート電極１０′も、勿論、この時点に存在してい
る。更に、本発明プロセスのこの段階において、層間誘
電体層１３がゲート電極１０，１０′の上に設けられて
おり、それを貫通してコンタクト開口１４がエッチング
形成されている。第一コンデンサプレート１２が層間誘
電体層１３の上側に設けられており、且つコンタクト開
口１４を介してソース／ドレイン領域８ｂと接触してい
る。
示した状態の構成から開始する。本発明プロセスのこの
時点においては、パストランジスタ４が構成されてお
り、それは、ゲート電極１０と相対的に自己整合態様で
形成したソース／ドレイン領域８ａ，８ｂを有してお
り、ゲート電極１０と同一のポリシリコン層から形成し
たゲート電極１０′も、勿論、この時点に存在してい
る。更に、本発明プロセスのこの段階において、層間誘
電体層１３がゲート電極１０，１０′の上に設けられて
おり、それを貫通してコンタクト開口１４がエッチング
形成されている。第一コンデンサプレート１２が層間誘
電体層１３の上側に設けられており、且つコンタクト開
口１４を介してソース／ドレイン領域８ｂと接触してい
る。
【００２９】本発明のこの実施例によれば、第一コンデ
ンサプレート１２が、５０乃至２００ｎｍの程度の厚さ
を有しており、例えば多結晶シリコンなどのシリコンか
ら形成されている。第一コンデンサプレート１２は、更
に、比較的導電性とするために好適にはドープされてお
り、且つ所望の形状及び寸法に従って従来の態様でパタ
ーン形成されると共にエッチングされている。層間誘電
体１３は２００ｎｍの程度の厚さのＴＥＯＳ酸化物であ
る。
ンサプレート１２が、５０乃至２００ｎｍの程度の厚さ
を有しており、例えば多結晶シリコンなどのシリコンか
ら形成されている。第一コンデンサプレート１２は、更
に、比較的導電性とするために好適にはドープされてお
り、且つ所望の形状及び寸法に従って従来の態様でパタ
ーン形成されると共にエッチングされている。層間誘電
体１３は２００ｎｍの程度の厚さのＴＥＯＳ酸化物であ
る。
【００３０】第一コンデンサプレート１２を形成した後
に、従来技術における如く、例えば、酸をベースとした
クリーナにより表面をクリーニングし、重金属を除去
し、更に、必要に応じて、プレート１２の表面から表面
汚染物を除去するためにその他のクリーニングプロセス
を実施する。次いで、その上に薄い二酸化シリコン層１
５を形成する。この場合に、好適には、第一コンデンサ
プレート１２の熱酸化により形成する。なぜならば、熱
酸化膜は比較的高い一体性即ち緻密性を有しているから
であり、それは、特に、ＤＲＡＭセルコンデンサにおい
て有用である。一方、所望により、二酸化シリコン層１
５はＣＶＤにより付着形成することも可能である。シリ
コンの熱酸化に対する条件の一例は９００℃の温度にお
いて３０分間の間希釈（１０：１）酸化性雰囲気中にお
いてドライ酸化させることであり、その結果、高度にド
ープされたポリシリコンからなる第一プレート１２の上
に５ｎｍの程度の厚さの酸化物層１５が得られる。非常
に薄い酸化物層１５を形成する場合に希薄雰囲気中にお
けるドライ酸化が好適である。なぜならば、これらの条
件下においてのゆっくりとした酸化速度が膜厚の制御を
容易とするからである。第一コンデンサプレート１２の
熱酸化が、例えばソース／ドレイン領域８ａ，８ｂ及び
ゲート電極１０，１０′などの層間誘電体１３の下側に
存在するその他のシリコン特徴部を実質的に酸化するも
のでないことが意図されている。
に、従来技術における如く、例えば、酸をベースとした
クリーナにより表面をクリーニングし、重金属を除去
し、更に、必要に応じて、プレート１２の表面から表面
汚染物を除去するためにその他のクリーニングプロセス
を実施する。次いで、その上に薄い二酸化シリコン層１
５を形成する。この場合に、好適には、第一コンデンサ
プレート１２の熱酸化により形成する。なぜならば、熱
酸化膜は比較的高い一体性即ち緻密性を有しているから
であり、それは、特に、ＤＲＡＭセルコンデンサにおい
て有用である。一方、所望により、二酸化シリコン層１
５はＣＶＤにより付着形成することも可能である。シリ
コンの熱酸化に対する条件の一例は９００℃の温度にお
いて３０分間の間希釈（１０：１）酸化性雰囲気中にお
いてドライ酸化させることであり、その結果、高度にド
ープされたポリシリコンからなる第一プレート１２の上
に５ｎｍの程度の厚さの酸化物層１５が得られる。非常
に薄い酸化物層１５を形成する場合に希薄雰囲気中にお
けるドライ酸化が好適である。なぜならば、これらの条
件下においてのゆっくりとした酸化速度が膜厚の制御を
容易とするからである。第一コンデンサプレート１２の
熱酸化が、例えばソース／ドレイン領域８ａ，８ｂ及び
ゲート電極１０，１０′などの層間誘電体１３の下側に
存在するその他のシリコン特徴部を実質的に酸化するも
のでないことが意図されている。
【００３１】本発明のこの実施例によれば、酸化された
第一コンデンサプレート１２を、次いで、図４ｃに示し
た如く、窒素イオンでイオン注入を行なう。上掲したＪ
ｏｓｑｕｉｎ ｅｔ ａｌ．の文献に記載されるのと同
様に、好適な注入物質は、１×１０14乃至１×１０16イ
オン数／ｃｍ2 の範囲内のドーズにおいて15Ｎ2 + を注
入するものである。図示した実施例においては、第一コ
ンデンサプレート１２の側壁上にも窒化物層を形成する
ことが望ましいので、この注入エネルギは、注入後のピ
ーク分布が第一コンデンサプレート１２の中心近くにあ
るように選択されている。５ｎｍの程度の厚さを有する
酸化物層１５の場合、且つ約１００ｎｍの厚さを有する
第一ポリシリコンプレート１２の場合、この注入用の好
適なエネルギは約２５ｋｅＶである。
第一コンデンサプレート１２を、次いで、図４ｃに示し
た如く、窒素イオンでイオン注入を行なう。上掲したＪ
ｏｓｑｕｉｎ ｅｔ ａｌ．の文献に記載されるのと同
様に、好適な注入物質は、１×１０14乃至１×１０16イ
オン数／ｃｍ2 の範囲内のドーズにおいて15Ｎ2 + を注
入するものである。図示した実施例においては、第一コ
ンデンサプレート１２の側壁上にも窒化物層を形成する
ことが望ましいので、この注入エネルギは、注入後のピ
ーク分布が第一コンデンサプレート１２の中心近くにあ
るように選択されている。５ｎｍの程度の厚さを有する
酸化物層１５の場合、且つ約１００ｎｍの厚さを有する
第一ポリシリコンプレート１２の場合、この注入用の好
適なエネルギは約２５ｋｅＶである。
【００３２】上掲したＪｏｓｑｕｉｎ ｅｔ ａｌ．の
文献に記載される如く、酸化物層の下側に存在する窒素
を注入したシリコンのアニールは、注入した窒素をして
シリコン／酸化物の界面に蓄積させ、その箇所において
窒化物層を形成する。本発明の好適実施例によれば、こ
のメカニズムを使用して酸化物層１５と第一コンデンサ
プレート１２との間に窒化シリコン（又は、窒化物状）
層１６を形成し、図４ｄに示した如く、第一コンデンサ
プレート１２の上に窒化物／酸化物複合誘電体を形成す
る。好適なアニールは１時間の程度で窒素雰囲気中にお
いて９００℃の程度の温度で実施するものであり、それ
により、１．５乃至２．０ｎｍの程度の厚さを有する窒
化物層１６が形成される（尚、この場合の膜厚の直接測
定は極めて困難なものである）。
文献に記載される如く、酸化物層の下側に存在する窒素
を注入したシリコンのアニールは、注入した窒素をして
シリコン／酸化物の界面に蓄積させ、その箇所において
窒化物層を形成する。本発明の好適実施例によれば、こ
のメカニズムを使用して酸化物層１５と第一コンデンサ
プレート１２との間に窒化シリコン（又は、窒化物状）
層１６を形成し、図４ｄに示した如く、第一コンデンサ
プレート１２の上に窒化物／酸化物複合誘電体を形成す
る。好適なアニールは１時間の程度で窒素雰囲気中にお
いて９００℃の程度の温度で実施するものであり、それ
により、１．５乃至２．０ｎｍの程度の厚さを有する窒
化物層１６が形成される（尚、この場合の膜厚の直接測
定は極めて困難なものである）。
【００３３】図４ｄに示した如く、窒化物層１６と酸化
物層１５とからなる複合誘電体膜は、ＤＲＡＭ用及びそ
の他の集積回路コンデンサに対する高い誘電率のコンデ
ンサ誘電体として使用することが可能である。例えば、
１．５ｎｍの程度の厚さの窒化物層１６と５ｎｍの程度
の厚さの酸化物層１５との組合わせは、純粋な二酸化シ
リコンの約７ｎｍと均等な誘電体を与える。従って、本
発明は、窒化物層１６と酸化物層１５との間の界面を露
出させることなしに、この複合層を形成することを可能
としている。この様な露出がされると、界面を汚染し、
その結果界面電荷捕獲箇所が発生し、それはコンデンサ
スレッシュホールド電圧及びその安定性に悪影響を与え
る場合がある。
物層１５とからなる複合誘電体膜は、ＤＲＡＭ用及びそ
の他の集積回路コンデンサに対する高い誘電率のコンデ
ンサ誘電体として使用することが可能である。例えば、
１．５ｎｍの程度の厚さの窒化物層１６と５ｎｍの程度
の厚さの酸化物層１５との組合わせは、純粋な二酸化シ
リコンの約７ｎｍと均等な誘電体を与える。従って、本
発明は、窒化物層１６と酸化物層１５との間の界面を露
出させることなしに、この複合層を形成することを可能
としている。この様な露出がされると、界面を汚染し、
その結果界面電荷捕獲箇所が発生し、それはコンデンサ
スレッシュホールド電圧及びその安定性に悪影響を与え
る場合がある。
【００３４】例えば走査電子顕微鏡（ＳＥＭ）、オージ
ェ（Ａｕｇｅｒ）分光分析などの高分解能分析装置によ
り検査すると、シリコン／酸化物界面においての注入窒
素の蓄積及び反応により本発明のこの実施例に基づいて
形成された窒化物層１６の構成は、ＣＶＤ又はシリコン
の直接的熱窒化物化により形成される窒化物層とは異な
ったものであるように見える。なぜならば、Ｊｏｓｑｕ
ｉｎ ｅｔ ａｌ．の文献において記載される如く、窒
化物層１６の化学量論は、例えばＣＶＤ窒化物の場合に
おける如く正確にＳｉ3 Ｎ4 でない場合があり、且つそ
れは、純粋に窒化シリコンから構成されるものではな
く、その代わりにシリコンと、窒化シリコンと、酸化シ
リコンの混合物から構成される場合がある。特に、透過
電子顕微鏡（ＴＥＭ）を介して観察すると、下側に存在
するポリシリコン及び上側に存在する酸化物の両方に対
して鮮明に画定された界面を有する付着形成した又は熱
窒化物膜と対比して、窒化物層１６は、下側に存在する
ポリシリコンに対しては比較的ソフトな界面を有すると
共に上側に存在する酸化物層１５に対しては比較的鮮明
に画定された界面を有している。
ェ（Ａｕｇｅｒ）分光分析などの高分解能分析装置によ
り検査すると、シリコン／酸化物界面においての注入窒
素の蓄積及び反応により本発明のこの実施例に基づいて
形成された窒化物層１６の構成は、ＣＶＤ又はシリコン
の直接的熱窒化物化により形成される窒化物層とは異な
ったものであるように見える。なぜならば、Ｊｏｓｑｕ
ｉｎ ｅｔ ａｌ．の文献において記載される如く、窒
化物層１６の化学量論は、例えばＣＶＤ窒化物の場合に
おける如く正確にＳｉ3 Ｎ4 でない場合があり、且つそ
れは、純粋に窒化シリコンから構成されるものではな
く、その代わりにシリコンと、窒化シリコンと、酸化シ
リコンの混合物から構成される場合がある。特に、透過
電子顕微鏡（ＴＥＭ）を介して観察すると、下側に存在
するポリシリコン及び上側に存在する酸化物の両方に対
して鮮明に画定された界面を有する付着形成した又は熱
窒化物膜と対比して、窒化物層１６は、下側に存在する
ポリシリコンに対しては比較的ソフトな界面を有すると
共に上側に存在する酸化物層１５に対しては比較的鮮明
に画定された界面を有している。
【００３５】上述した如く、窒化物／酸化物又は酸化物
／窒化物／酸化物の複合コンデンサ誘電体において窒化
物層のシール用酸化が従来実施されている。なぜなら
ば、この様な付加的な酸化は、該窒化膜内の欠陥又はピ
ンホールにより露出されたシリコン及び該窒化膜自身の
一部を参加するからである。本発明のこの実施例に基づ
く図４ｄの窒化物／酸化物の複合膜はコンデンサ誘電体
自身として使用することが可能であるが、この複合膜に
おける欠陥を更に「シール」即ち封止するためにこの様
な付加的な熱処理を行なうことが望ましい。
／窒化物／酸化物の複合コンデンサ誘電体において窒化
物層のシール用酸化が従来実施されている。なぜなら
ば、この様な付加的な酸化は、該窒化膜内の欠陥又はピ
ンホールにより露出されたシリコン及び該窒化膜自身の
一部を参加するからである。本発明のこの実施例に基づ
く図４ｄの窒化物／酸化物の複合膜はコンデンサ誘電体
自身として使用することが可能であるが、この複合膜に
おける欠陥を更に「シール」即ち封止するためにこの様
な付加的な熱処理を行なうことが望ましい。
【００３６】本発明のこの実施例によれば、酸化物層１
５及びその下側の窒化物層１６におけるピンホール又は
その他の欠陥の影響を取除くために、付加的な熱酸化を
行なうことが望ましい。この付加的な酸化の条件は従来
の酸化物／窒化物からなる膜のシール用酸化に対するも
のと同一のものとすることが可能である。この付加的な
酸化の結果として、二酸化シリコンからなる付加的なシ
ール層１７が、図４ｅに示した如く、酸化物層１５の上
に形成される。一方、このシール用熱反応は酸化物層１
５の熱窒化物化とすることが可能であり、その場合には
酸化物層１５の上側に窒化物層が形成され、窒化物／酸
化物／窒化物からなる構造の膜が得られる。
５及びその下側の窒化物層１６におけるピンホール又は
その他の欠陥の影響を取除くために、付加的な熱酸化を
行なうことが望ましい。この付加的な酸化の条件は従来
の酸化物／窒化物からなる膜のシール用酸化に対するも
のと同一のものとすることが可能である。この付加的な
酸化の結果として、二酸化シリコンからなる付加的なシ
ール層１７が、図４ｅに示した如く、酸化物層１５の上
に形成される。一方、このシール用熱反応は酸化物層１
５の熱窒化物化とすることが可能であり、その場合には
酸化物層１５の上側に窒化物層が形成され、窒化物／酸
化物／窒化物からなる構造の膜が得られる。
【００３７】その他の複合膜における如く、本発明のこ
の実施例に基づいて形成された複合層の増加した厚さ、
及びその多層構成（窒化物層１６と酸化物層１５を包含
している）は、特に、その後にシール用熱反応を実施す
る場合に、二酸化シリコンと比較して、ピンホール及び
その他のポイント欠陥に起因する故障原因の発生率を減
少させている。更に、本発明に基づく複合膜は窒化物層
の表面を露出することなしに形成されるので、第一窒化
物／酸化物界面の汚染の蓋然性は除去されている。更
に、窒素注入及び短い窒化物化アニールが直接的窒化物
化又は窒化シリコンのＣＶＤよりも短い時間で窒化物層
を形成し、その際に付加的な処理効率を与えている。
の実施例に基づいて形成された複合層の増加した厚さ、
及びその多層構成（窒化物層１６と酸化物層１５を包含
している）は、特に、その後にシール用熱反応を実施す
る場合に、二酸化シリコンと比較して、ピンホール及び
その他のポイント欠陥に起因する故障原因の発生率を減
少させている。更に、本発明に基づく複合膜は窒化物層
の表面を露出することなしに形成されるので、第一窒化
物／酸化物界面の汚染の蓋然性は除去されている。更
に、窒素注入及び短い窒化物化アニールが直接的窒化物
化又は窒化シリコンのＣＶＤよりも短い時間で窒化物層
を形成し、その際に付加的な処理効率を与えている。
【００３８】更に、このシール用反応（酸化又は窒化物
化）は、窒化物層１６を形成するためのアニールと同一
の処理室内において実施することが可能である。窒化物
化の場合には、該アニールを継続することにより該シー
ル用反応を実施することが可能であり、それにより、窒
化物層１６が形成され、酸化物層１５とシール層１７と
の間の界面の付加的な露出を防止し、更に界面汚染の可
能性を減少させ且つこの構成体の処理効率を改善する。
化）は、窒化物層１６を形成するためのアニールと同一
の処理室内において実施することが可能である。窒化物
化の場合には、該アニールを継続することにより該シー
ル用反応を実施することが可能であり、それにより、窒
化物層１６が形成され、酸化物層１５とシール層１７と
の間の界面の付加的な露出を防止し、更に界面汚染の可
能性を減少させ且つこの構成体の処理効率を改善する。
【００３９】シール用層１７を形成した後に、第二コン
デンサプレート１８を付着形成し、従来の態様でパター
ン形成すると共に第一コンデンサプレート１２及び複合
誘電体膜１５，１６，１７を被覆するようにエッチング
する。第二コンデンサプレート１８は、更に、電源ノー
ド、接地、又は基準電圧レベルへ接続するためにＤＲＡ
Ｍセルから離れる方向に延在している（不図示）。第二
コンデンサプレート１８は、第一コンデンサプレート１
２と同様に、ドープしたポリシリコンから形成すること
が可能であり、又は、別法として、耐火性金属、耐火性
金属シリサイドから形成することが可能であり、又は、
残りの処理を比較的低温で実施する場合には、アルミニ
ウム又はドープしたアルミニウムから形成することが可
能である。第二コンデンサプレート１８に対する典型的
な厚さはポリシリコンの場合１００ｎｍの程度である。
結果的に得られる構成体を図４ｆに示してある。
デンサプレート１８を付着形成し、従来の態様でパター
ン形成すると共に第一コンデンサプレート１２及び複合
誘電体膜１５，１６，１７を被覆するようにエッチング
する。第二コンデンサプレート１８は、更に、電源ノー
ド、接地、又は基準電圧レベルへ接続するためにＤＲＡ
Ｍセルから離れる方向に延在している（不図示）。第二
コンデンサプレート１８は、第一コンデンサプレート１
２と同様に、ドープしたポリシリコンから形成すること
が可能であり、又は、別法として、耐火性金属、耐火性
金属シリサイドから形成することが可能であり、又は、
残りの処理を比較的低温で実施する場合には、アルミニ
ウム又はドープしたアルミニウムから形成することが可
能である。第二コンデンサプレート１８に対する典型的
な厚さはポリシリコンの場合１００ｎｍの程度である。
結果的に得られる構成体を図４ｆに示してある。
【００４０】次いで、図４ｇに示した如く、第二層間誘
電体１９を全体的に形成し、従って究極的に上側に位置
する導体がこの時点において形成されるコンデンサ及び
トランジスタから分離させることが可能である。第二層
間誘電体１９は、好適には、付着形成した二酸化シリコ
ンであり、ビット線上で発生するノイズが容量的に下側
に存在する要素と結合することを減少させるのに十分な
厚さを有しており、例えば５００ｎｍの程度の厚さであ
る。第二誘電体層１９を貫通してコンタクト開口を形成
した後に、例えば金属又は金属シリサイドなどの高い導
電性物質からなるビット線２０をその上にスパッタ形成
又はその他の方法で６００ｎｍの程度の厚さに付着形成
し、且つパターン形成すると共にエッチングしてゲート
電極１０，１０′に対して実質的に直交する方向に延在
する方向にビット線２０を形成する。完成したＤＲＡＭ
セルは、図２及び３に関して上述した如くに構成され
る。上述した如く、本発明は、例えばＤＲＡＭセルにお
いて使用するようなコンデンサを製造するのに特に有用
である。勿論、本発明を、本明細書においては、その好
適実施例について説明したが（例えば、プレーナスタッ
クトコンデンサＤＲＡＭセル）、本発明は、別法とし
て、スタックト（積層型）又はトレンチ型のＤＲＡＭセ
ルにおいて使用することも可能であり、又は論理回路又
はその他の集積回路におけるコンデンサにおいて使用す
ることも可能である。各場合において、本発明は、複合
誘電体膜の界面を雰囲気又は処理装置外部のその他の汚
染原因となる雰囲気へ露出させることなしに、この様な
複合誘電体膜を製造する能力を提供している。
電体１９を全体的に形成し、従って究極的に上側に位置
する導体がこの時点において形成されるコンデンサ及び
トランジスタから分離させることが可能である。第二層
間誘電体１９は、好適には、付着形成した二酸化シリコ
ンであり、ビット線上で発生するノイズが容量的に下側
に存在する要素と結合することを減少させるのに十分な
厚さを有しており、例えば５００ｎｍの程度の厚さであ
る。第二誘電体層１９を貫通してコンタクト開口を形成
した後に、例えば金属又は金属シリサイドなどの高い導
電性物質からなるビット線２０をその上にスパッタ形成
又はその他の方法で６００ｎｍの程度の厚さに付着形成
し、且つパターン形成すると共にエッチングしてゲート
電極１０，１０′に対して実質的に直交する方向に延在
する方向にビット線２０を形成する。完成したＤＲＡＭ
セルは、図２及び３に関して上述した如くに構成され
る。上述した如く、本発明は、例えばＤＲＡＭセルにお
いて使用するようなコンデンサを製造するのに特に有用
である。勿論、本発明を、本明細書においては、その好
適実施例について説明したが（例えば、プレーナスタッ
クトコンデンサＤＲＡＭセル）、本発明は、別法とし
て、スタックト（積層型）又はトレンチ型のＤＲＡＭセ
ルにおいて使用することも可能であり、又は論理回路又
はその他の集積回路におけるコンデンサにおいて使用す
ることも可能である。各場合において、本発明は、複合
誘電体膜の界面を雰囲気又は処理装置外部のその他の汚
染原因となる雰囲気へ露出させることなしに、この様な
複合誘電体膜を製造する能力を提供している。
【００４１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づいて製造することの可能な従来
のメモリセルを示した概略回路図。
のメモリセルを示した概略回路図。
【図２】 本発明に基づいて製造したメモリセルを示し
た概略断面図。
た概略断面図。
【図３】 図２のメモリセルを示した概略平面図。
【図４ａ】 図２のメモリセルを製造する１段階におけ
る状態を示した概略断面図。
る状態を示した概略断面図。
【図４ｂ】 図２のメモリセルを製造する１段階におけ
る状態を示した概略断面図。
る状態を示した概略断面図。
【図４ｃ】 図２のメモリセルを製造する１段階におけ
る状態を示した概略断面図。
る状態を示した概略断面図。
【図４ｂ】 図２のメモリセルを製造する１段階におけ
る状態を示した概略断面図。
る状態を示した概略断面図。
【図４ｅ】 図２のメモリセルを製造する１段階におけ
る状態を示した概略断面図。
る状態を示した概略断面図。
【図４ｆ】 図２のメモリセルを製造する１段階におけ
る状態を示した概略断面図。
る状態を示した概略断面図。
【図４ｇ】 図２のメモリセルを製造する１段階におけ
る状態を示した概略断面図。
る状態を示した概略断面図。
２ 格納コンデンサ ４ パストランジスタ ６ 基板 ７ フィールド分離酸化物 ８ ソース／ドレイン領域 １０ ゲート １２，１８ コンデンサプレート １４ コンタクト開口 １５ 二酸化シリコン層 １６ 窒化シリコン層 １７ シール用層 １９ 層間誘電体層 ２０ ビット線ＢＬ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｃ 7352−4Ｍ 27/00 ３０１ Ｓ 27/04 21/822 8617−4Ｍ Ｈ０１Ｌ 21/265 Ａ 8832−4Ｍ 27/04 Ｃ
Claims (17)
- 【請求項１】 集積回路におけるコンデンサの製造方法
において、本体の半導体表面近くにシリコンを有する第
一コンデンサプレートを形成し、前記第一コンデンサプ
レートの表面上に二酸化シリコンを有する第一誘電体層
を形成し、前記第一誘電体層を介し且つ前記第一コンデ
ンサプレート内に窒素を注入し、前記注入した窒素の少
なくとも幾つかが前記第一コンデンサプレートと前記第
一誘電体層との間の界面近くに蓄積するように所定の時
間及び温度条件の下で前記本体を加熱し、前記第一誘電
体層が間に配設されるような態様で前記第一コンデンサ
プレートの上方に第二コンデンサプレートを形成する、
上記各ステップを有することを特徴とする方法。 - 【請求項２】 請求項１において、更に、前記加熱ステ
ップの後に、反応性雰囲気中において前記本体を加熱し
前記第一誘電体層内の欠陥の影響を減少させるステップ
を有することを特徴とする方法。 - 【請求項３】 請求項２において、前記反応性雰囲気が
酸素を有することを特徴とする方法。 - 【請求項４】 請求項３において、前記反応性雰囲気が
窒素を有することを特徴とする方法。 - 【請求項５】 請求項１において、前記第一誘電体層を
形成するステップが、前記第一コンデンサプレートの一
部を熱酸化することを特徴とする方法。 - 【請求項６】 請求項１において、前記第一コンデンサ
プレートが前記本体の前記半導体表面の一部を有するこ
とを特徴とする方法。 - 【請求項７】 請求項１において、更に、第一層間誘電
体層を形成するステップを有しており、前記第一コンデ
ンサプレートを形成するステップを前記第一層間誘電体
層を形成するステップの後に実施することを特徴とする
方法。 - 【請求項８】 請求項１において、更に、前記表面の近
くにパストランジスタを形成するステップを有すること
を特徴とする方法。 - 【請求項９】 請求項８において、前記第一コンデンサ
プレートを形成するステップが、前記パストランジスタ
と接触した状態で前記第一コンデンサプレートを形成す
ることを特徴とする方法。 - 【請求項１０】 請求項９において、更に、前記パスト
ランジスタの上に第一層間誘電体を形成し、前記第一誘
電体を介して且つ前記パストランジスタのソース／ドレ
イン領域と接触した状態でコンタクト開口をエッチング
する、上記各ステップを有しており、且つ前記第一コン
デンサプレートを形成するステップを、前記エッチング
ステップの後に実施し、従って前記第一コンデンサプレ
ートが前記コンタクト開口を介して前記ソース／ドレイ
ン領域と接触した状態で形成されることを特徴とする方
法。 - 【請求項１１】 本体の半導体表面近くにシリコンを有
する第一コンデンサプレートを形成し、前記第一コンデ
ンサプレートの表面上に二酸化シリコンを有する第一誘
電体層を形成し、前記第一誘電体層を介し且つ前記第一
コンデンサプレート内に窒素を注入し、前記注入した窒
素の少なくとも幾つかが前記第一コンデンサプレートと
前記第一誘電体層との間の界面近くに蓄積するように所
定の時間及び温度条件下で前記本体を加熱し、前記第一
誘電体層がそれらの間に配設されるように前記第一コン
デンサプレートの上方に第二コンデンサプレートを形成
する、上記各ステップを有する方法により製造されたコ
ンデンサ。 - 【請求項１２】 請求項１１において、前記方法が、更
に、前記加熱ステップの後に、反応性雰囲気中において
前記本体を加熱し前記第一誘電体層内の欠陥の影響を減
少させるステップを有することを特徴とするコンデン
サ。 - 【請求項１３】 請求項１２において、前記反応性雰囲
気が酸素を有することを特徴とするコンデンサ。 - 【請求項１４】 請求項１３において、前記反応性雰囲
気が窒素を有することを特徴とするコンデンサ。 - 【請求項１５】 請求項１１において、前記第一誘電体
層を形成するステップが、前記第一コンデンサプレート
の一部を熱酸化させることを特徴とするコンデンサ。 - 【請求項１６】 本体の半導体表面近くにパストランジ
スタを形成し、前記表面近くにシリコンを有する第一コ
ンデンサプレートを形成し、前記第一コンデンサプレー
トは前記パストランジスタのソース／ドレイン領域と接
触しており、前記第一コンデンサプレートの表面上に二
酸化シリコンを有する第一誘電体層を形成し、前記第一
誘電体層を介し且つ前記第一コンデンサプレート内に窒
素を注入し、前記注入した窒素の少なくとも幾つかが前
記第一コンデンサプレートと前記第一誘電体層との間の
界面近くに蓄積するように所定の時間及び温度条件下で
前記本体を加熱し、前記第一誘電体層がそれらの間に配
設されるように前記第一コンデンサプレートの上方に第
二コンデンサプレートを形成する、上記各ステップを有
する方法により製造されたダイナミックランダムアクセ
スメモリセル。 - 【請求項１７】 請求項１６において、前記方法が、更
に、前記パストランジスタ上に第一層間絶縁体を形成
し、前記第一絶縁体を介して且つ前記パストランジスタ
のソース／ドレイン領域と接触した状態でコンタクト開
口をエッチングする、上記各ステップを有しており、且
つ前記第一コンデンサプレートを形成するステップを前
記エッチングステップの後に実施し、従って前記第一コ
ンデンサプレートが前記コンタクト開口を介して前記ソ
ース／ドレイン領域と接触した状態で形成されることを
特徴とするメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/759,465 US5250456A (en) | 1991-09-13 | 1991-09-13 | Method of forming an integrated circuit capacitor dielectric and a capacitor formed thereby |
| US759465 | 1991-09-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077085A true JPH077085A (ja) | 1995-01-10 |
Family
ID=25055755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244410A Pending JPH077085A (ja) | 1991-09-13 | 1992-09-14 | 集積回路コンデンサ誘電体の製造方法及びその方法により製造されたコンデンサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5250456A (ja) |
| EP (1) | EP0532260A1 (ja) |
| JP (1) | JPH077085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436132B1 (ko) * | 1997-12-27 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체소자의 전하저장전극형성방법 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424986A (en) * | 1991-12-19 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with power-on reset control of disabled rows |
| JP2748070B2 (ja) * | 1992-05-20 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5292683A (en) * | 1993-06-09 | 1994-03-08 | Micron Semiconductor, Inc. | Method of isolating semiconductor devices and arrays of memory integrated circuitry |
| TW236710B (ja) * | 1994-04-08 | 1994-12-21 | ||
| US5429972A (en) * | 1994-05-09 | 1995-07-04 | Advanced Micro Devices, Inc. | Method of fabricating a capacitor with a textured polysilicon interface and an enhanced dielectric |
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH08139315A (ja) * | 1994-11-09 | 1996-05-31 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法 |
| US5682060A (en) * | 1995-02-16 | 1997-10-28 | Texas Instruments Incorporated | Process for manufacturing integrated circuit capacitors and resistors and the capacitors and resistors |
| US5937310A (en) * | 1996-04-29 | 1999-08-10 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
| US5872049A (en) * | 1996-06-19 | 1999-02-16 | Advanced Micro Devices, Inc. | Nitrogenated gate structure for improved transistor performance and method for making same |
| US5882993A (en) | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| US5939763A (en) * | 1996-09-05 | 1999-08-17 | Advanced Micro Devices, Inc. | Ultrathin oxynitride structure and process for VLSI applications |
| KR100200488B1 (ko) * | 1996-10-14 | 1999-06-15 | 윤종용 | 박막저항을 갖는 반도체 장치의 제조 방법 |
| KR19980057003A (ko) * | 1996-12-30 | 1998-09-25 | 김영환 | 반도체 메모리 디바이스 및 그 제조방법 |
| US5872376A (en) * | 1997-03-06 | 1999-02-16 | Advanced Micro Devices, Inc. | Oxide formation technique using thin film silicon deposition |
| TW380295B (en) * | 1997-10-18 | 2000-01-21 | United Microelectronics Corp | Manufacturing method for DRAM capacitor dielectric |
| US5937303A (en) * | 1997-10-29 | 1999-08-10 | Advanced Micro Devices | High dielectric constant gate dielectric integrated with nitrogenated gate electrode |
| KR100524685B1 (ko) * | 1997-12-27 | 2006-05-04 | 주식회사 하이닉스반도체 | 반도체장치의고유전체캐패시터제조방법 |
| US5962914A (en) * | 1998-01-14 | 1999-10-05 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
| US6531364B1 (en) | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
| US6143598A (en) * | 1999-02-08 | 2000-11-07 | Chartered Semiconductor Manufacturing Ltd. | Method of fabrication of low leakage capacitor |
| JP3350478B2 (ja) * | 1999-04-21 | 2002-11-25 | 宮城沖電気株式会社 | 半導体素子の製造方法 |
| TW418529B (en) * | 1999-08-02 | 2001-01-11 | Taiwan Semiconductor Mfg | Method of fabricating DRAM capacitor |
| US6350707B1 (en) * | 1999-09-03 | 2002-02-26 | United Microelectronics Corp. | Method of fabricating capacitor dielectric |
| JP2001127270A (ja) * | 1999-10-27 | 2001-05-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6538282B1 (en) | 2000-03-14 | 2003-03-25 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US6323143B1 (en) * | 2000-03-24 | 2001-11-27 | Taiwan Semiconductor Manufacturing Company | Method for making silicon nitride-oxide ultra-thin gate insulating layers for submicrometer field effect transistors |
| US6417082B1 (en) * | 2000-08-30 | 2002-07-09 | Advanced Micro Devices, Inc. | Semiconductor structure |
| KR100400246B1 (ko) * | 2000-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 고집적 디램용 셀 커패시터의 제조방법 |
| DE10101526A1 (de) * | 2001-01-15 | 2002-08-01 | Infineon Technologies Ag | Grabenkondensator mit verbessertem Dielektrikum und entsprechendes Herstellungsverfahren |
| US6960537B2 (en) * | 2001-10-02 | 2005-11-01 | Asm America, Inc. | Incorporation of nitrogen into high k dielectric film |
| US6444519B1 (en) * | 2002-04-09 | 2002-09-03 | Macronix International Co., Ltd. | Method for forming a capacitor in a mixed mode circuit device by ion implantation |
| US8722504B2 (en) | 2011-09-21 | 2014-05-13 | Intermolecular, Inc. | Interfacial layer for DRAM capacitor |
| KR101942504B1 (ko) * | 2012-08-31 | 2019-01-28 | 에스케이하이닉스 주식회사 | 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법 |
| US10910478B1 (en) * | 2020-03-04 | 2021-02-02 | Shuming Xu | Metal-oxide-semiconductor field-effect transistor having enhanced high-frequency performance |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4105805A (en) * | 1976-12-29 | 1978-08-08 | The United States Of America As Represented By The Secretary Of The Army | Formation of metal nitride oxide semiconductor (MNOS) by ion implantation of oxygen through a silicon nitride layer |
| DE2967538D1 (en) * | 1978-06-14 | 1985-12-05 | Fujitsu Ltd | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
| US4623912A (en) * | 1984-12-05 | 1986-11-18 | At&T Bell Laboratories | Nitrided silicon dioxide layers for semiconductor integrated circuits |
| US4806498A (en) * | 1985-06-21 | 1989-02-21 | Texas Instruments Incorporated | Semiconductor charge-coupled device and process of fabrication thereof |
| US4774197A (en) * | 1986-06-17 | 1988-09-27 | Advanced Micro Devices, Inc. | Method of improving silicon dioxide |
| KR920002350B1 (ko) * | 1987-05-21 | 1992-03-21 | 마쯔시다덴기산교 가부시기가이샤 | 반도체장치의 제조방법 |
| US4818711A (en) * | 1987-08-28 | 1989-04-04 | Intel Corporation | High quality oxide on an ion implanted polysilicon surface |
| US4882649A (en) * | 1988-03-29 | 1989-11-21 | Texas Instruments Incorporated | Nitride/oxide/nitride capacitor dielectric |
| JPH01298758A (ja) * | 1988-05-27 | 1989-12-01 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02106959A (ja) * | 1988-10-17 | 1990-04-19 | Matsushita Electron Corp | 半導体メモリーの製造方法 |
-
1991
- 1991-09-13 US US07/759,465 patent/US5250456A/en not_active Expired - Lifetime
-
1992
- 1992-09-08 EP EP92308112A patent/EP0532260A1/en not_active Withdrawn
- 1992-09-14 JP JP4244410A patent/JPH077085A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436132B1 (ko) * | 1997-12-27 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체소자의 전하저장전극형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5250456A (en) | 1993-10-05 |
| EP0532260A1 (en) | 1993-03-17 |
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