JPH05217821A - 半導体基板の作製方法 - Google Patents
半導体基板の作製方法Info
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- JPH05217821A JPH05217821A JP1652392A JP1652392A JPH05217821A JP H05217821 A JPH05217821 A JP H05217821A JP 1652392 A JP1652392 A JP 1652392A JP 1652392 A JP1652392 A JP 1652392A JP H05217821 A JPH05217821 A JP H05217821A
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Abstract
(57)【要約】 （修正有）
【目的】 絶縁層上に結晶性、表面平坦性が単結晶ウエ
ハー並に優れたＳｉを得るうえで、生産性、均一性、制
御性、コストの面において卓越した半導体基板の加工方
法を提案する。 【構成】 シリコン基板を多孔質化する工程、該多孔質
上に非多孔質シリコン単結晶層１２を形成して第１の基
板を形成する工程、該非多孔質シリコン単結晶層表面
を、絶縁層を介して第２の基板１３に貼り合わせた後、
該多孔質化したシリコン基板１５を化学エッチング液に
浸すことによって、多孔質Ｓｉを除去する工程と、単結
晶シリコンの融点より低い温度の還元性雰囲気中で熱処
理する工程とを有することを特徴とする半導体基板の作
製方法。
ハー並に優れたＳｉを得るうえで、生産性、均一性、制
御性、コストの面において卓越した半導体基板の加工方
法を提案する。 【構成】 シリコン基板を多孔質化する工程、該多孔質
上に非多孔質シリコン単結晶層１２を形成して第１の基
板を形成する工程、該非多孔質シリコン単結晶層表面
を、絶縁層を介して第２の基板１３に貼り合わせた後、
該多孔質化したシリコン基板１５を化学エッチング液に
浸すことによって、多孔質Ｓｉを除去する工程と、単結
晶シリコンの融点より低い温度の還元性雰囲気中で熱処
理する工程とを有することを特徴とする半導体基板の作
製方法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基材の作製方法
に関し、更に詳しくは、誘電体分離あるいは、絶縁物上
の単結晶半導体層に作成され電子デバイス、集積回路に
適する半導体基材の作製方法に関するものである。
に関し、更に詳しくは、誘電体分離あるいは、絶縁物上
の単結晶半導体層に作成され電子デバイス、集積回路に
適する半導体基材の作製方法に関するものである。
【０００２】
【従来の技術】絶縁物上の単結晶Ｓｉ半導体層の形成
は、シリコン オン インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作製するバル
クＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究が成さ
れてきた。すなわち、ＳＯＩ技術を利用することで、 １．誘電体分離が容易で高集積化が可能、 ２．対放射線耐性に優れている、 ３．浮遊容量が低減され高速化が可能、 ４．ウエル工程が省略できる、 ５．ラッチアップを防止できる、 ６．薄膜化による完全空乏型電界効果トランジスタが可
能、等の優位点が得られる。
は、シリコン オン インシュレーター（ＳＯＩ）技術
として広く知られ、通常のＳｉ集積回路を作製するバル
クＳｉ基板では到達しえない数々の優位点をＳＯＩ技術
を利用したデバイスが有することから多くの研究が成さ
れてきた。すなわち、ＳＯＩ技術を利用することで、 １．誘電体分離が容易で高集積化が可能、 ２．対放射線耐性に優れている、 ３．浮遊容量が低減され高速化が可能、 ４．ウエル工程が省略できる、 ５．ラッチアップを防止できる、 ６．薄膜化による完全空乏型電界効果トランジスタが可
能、等の優位点が得られる。
【０００３】上記したようなのデバイス特性上の多くの
利点を実現するために、ここ数十年に渡り、ＳＯＩ構造
の形成方法について研究されてきている。この内容は、
例えば以下の文献にまとめられている。Ｓｐｅｃｉａｌ
Ｉｓｓｕｅ： ”Ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ ｓ
ｉｌｉｃｏｎ ｏｎ ｎｏｎ−ｓｉｎｇｌｅ−ｃｒｙｓ
ｔａｌ ｉｎｓｕｌａｔｏｒｓ”； ｅｄｉｔｅｄ ｂ
ｙ Ｇ．Ｗ．Ｃｕｌｌｅｎ， Ｊｏｕｒｎａｌ ｏｆ
Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ， ｖｏｌｕｍｅ ６
３， ｎｏ ３， ｐｐ ４２９〜５９０ （１９８
３）。
利点を実現するために、ここ数十年に渡り、ＳＯＩ構造
の形成方法について研究されてきている。この内容は、
例えば以下の文献にまとめられている。Ｓｐｅｃｉａｌ
Ｉｓｓｕｅ： ”Ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ ｓ
ｉｌｉｃｏｎ ｏｎ ｎｏｎ−ｓｉｎｇｌｅ−ｃｒｙｓ
ｔａｌ ｉｎｓｕｌａｔｏｒｓ”； ｅｄｉｔｅｄ ｂ
ｙ Ｇ．Ｗ．Ｃｕｌｌｅｎ， Ｊｏｕｒｎａｌ ｏｆ
Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ， ｖｏｌｕｍｅ ６
３， ｎｏ ３， ｐｐ ４２９〜５９０ （１９８
３）。
【０００４】また、古くは、単結晶サファイア基板上
に、ＳｉをＣＶＤ（化学気相法）で、ヘテロエピタキシ
−させて形成するＳＯＳ（シリコン オン サファイ
ア）が知られており、最も成熟したＳＯＩ技術として一
応の成功を収めはしたが、Ｓｉ層と下地サファイア基板
界面の格子不整合により大量の結晶欠陥、サファイア基
板からのアルミニュ−ムのＳｉ層への混入、そして何よ
りも基板の高価格と大面積化への遅れにより、その応用
の拡がりが妨げられている。比較的近年には、サファイ
ア基板を使用せずにＳＯＩ構造を実現しようという試み
が行なわれている。この試みは、次の二つに大別され
る。
に、ＳｉをＣＶＤ（化学気相法）で、ヘテロエピタキシ
−させて形成するＳＯＳ（シリコン オン サファイ
ア）が知られており、最も成熟したＳＯＩ技術として一
応の成功を収めはしたが、Ｓｉ層と下地サファイア基板
界面の格子不整合により大量の結晶欠陥、サファイア基
板からのアルミニュ−ムのＳｉ層への混入、そして何よ
りも基板の高価格と大面積化への遅れにより、その応用
の拡がりが妨げられている。比較的近年には、サファイ
ア基板を使用せずにＳＯＩ構造を実現しようという試み
が行なわれている。この試みは、次の二つに大別され
る。
【０００５】１．Ｓｉ単結晶基板を表面酸化後に、窓を
開けてＳｉ基板を部分的に表出させ、その部分をシ−ド
として横方向へエピタキシャル成長させ、ＳｉＯ2上へ
Ｓｉ単結晶層を形成する（この場合には、ＳｉＯ2上に
Ｓｉ層の堆積をともなう。）。
開けてＳｉ基板を部分的に表出させ、その部分をシ−ド
として横方向へエピタキシャル成長させ、ＳｉＯ2上へ
Ｓｉ単結晶層を形成する（この場合には、ＳｉＯ2上に
Ｓｉ層の堆積をともなう。）。
【０００６】２．Ｓｉ単結晶基板そのものを活性層とし
て使用し、その下部ににＳｉＯ2を形成する（この方法
は、Ｓｉ層の堆積をともなわない。）。
て使用し、その下部ににＳｉＯ2を形成する（この方法
は、Ｓｉ層の堆積をともなわない。）。
【０００７】
【発明が解決しようとしている課題】上記１を実現する
手段として、ＣＶＤにより、直接、単結晶層Ｓｉを横方
向エピタキシャル成長させる方法、非晶質Ｓｉを堆積し
て、熱処理により固相横方向エピタキシャル成長させる
方法、非晶質あるいは、多結晶Ｓｉ層に電子線、レ−ザ
−光等のエネルギ−ビ−ムを収束して照射し、溶融再結
晶により単結晶層をＳｉＯ2上に成長させる方法、そし
て、棒状ヒ−タ−により帯状に溶融領域を走査する方法
（Ｚｏｎｅ ｍｅｌｔｉｎｇ ｒｅｃｒｙｓｔａｌｌｉ
ｚａｔｉｏｎ）が知られている。これらの方法にはそれ
ぞれ一長一短があるが、その制御性、生産性、均一性、
品質に多大の問題を残しており、いまだに、工業的に実
用化したものはない。たとえば、ＣＶＤ法は平坦薄膜化
するには、犠牲酸化が必要となり、固相成長法ではその
結晶性が悪い。また、ビ−ムアニ−ル法では、収束ビ−
ム走査による処理時間と、ビ−ムの重なり具合、焦点調
整などの制御性に問題がある。このうち、Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ法
がもっとも成熟しており、比較的大規模な集積回路も試
作されてはいるが、依然として、亜粒界等の結晶欠陥
は、多数残留しており、少数キャリヤデバイスを作成す
るにいたってない。
手段として、ＣＶＤにより、直接、単結晶層Ｓｉを横方
向エピタキシャル成長させる方法、非晶質Ｓｉを堆積し
て、熱処理により固相横方向エピタキシャル成長させる
方法、非晶質あるいは、多結晶Ｓｉ層に電子線、レ−ザ
−光等のエネルギ−ビ−ムを収束して照射し、溶融再結
晶により単結晶層をＳｉＯ2上に成長させる方法、そし
て、棒状ヒ−タ−により帯状に溶融領域を走査する方法
（Ｚｏｎｅ ｍｅｌｔｉｎｇ ｒｅｃｒｙｓｔａｌｌｉ
ｚａｔｉｏｎ）が知られている。これらの方法にはそれ
ぞれ一長一短があるが、その制御性、生産性、均一性、
品質に多大の問題を残しており、いまだに、工業的に実
用化したものはない。たとえば、ＣＶＤ法は平坦薄膜化
するには、犠牲酸化が必要となり、固相成長法ではその
結晶性が悪い。また、ビ−ムアニ−ル法では、収束ビ−
ム走査による処理時間と、ビ−ムの重なり具合、焦点調
整などの制御性に問題がある。このうち、Ｚｏｎｅ Ｍ
ｅｌｔｉｎｇ Ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ法
がもっとも成熟しており、比較的大規模な集積回路も試
作されてはいるが、依然として、亜粒界等の結晶欠陥
は、多数残留しており、少数キャリヤデバイスを作成す
るにいたってない。
【０００８】上記２の方法であるＳｉ基板をエピタキシ
ャル成長の種子として用いない方法に於ては、次の３種
類の方法が挙げられる。
ャル成長の種子として用いない方法に於ては、次の３種
類の方法が挙げられる。
【０００９】１．Ｖ型の溝が表面に異方性エッチングさ
れたＳｉ単結晶基板に酸化膜を形成し、該酸化膜上に多
結晶Ｓｉ層をＳｉ基板と同じ程厚く堆積した後、Ｓｉ基
板の裏面から研磨によって、厚い多結晶Ｓｉ層上にＶ溝
に囲まれて誘電分離されたＳｉ単結晶領域を形成する。
この手法に於ては、結晶性は、良好であるが、多結晶Ｓ
ｉを数百ミクロンも厚く堆積する工程、単結晶Ｓｉ基板
を裏面より研磨して分離したＳｉ活性層のみを残す工程
に、制御性、と生産性の点から問題がある。
れたＳｉ単結晶基板に酸化膜を形成し、該酸化膜上に多
結晶Ｓｉ層をＳｉ基板と同じ程厚く堆積した後、Ｓｉ基
板の裏面から研磨によって、厚い多結晶Ｓｉ層上にＶ溝
に囲まれて誘電分離されたＳｉ単結晶領域を形成する。
この手法に於ては、結晶性は、良好であるが、多結晶Ｓ
ｉを数百ミクロンも厚く堆積する工程、単結晶Ｓｉ基板
を裏面より研磨して分離したＳｉ活性層のみを残す工程
に、制御性、と生産性の点から問題がある。
【００１０】２．サイモックス（ＳＩＭＯＸ：Ｓｅｐｅ
ｒａｔｉｏｎ ｂｙ ｉｏｎ ｉｍｐｌａｎｔｅｄ ｏ
ｘｙｇｅｎ）と称されるＳｉ単結晶基板中に酸素のイオ
ン注入によりＳｉＯ2層を形成する方法であり、Ｓｉプ
ロセスと整合性が良いため現在もっとも成熟した手法で
ある。しかしながら、ＳｉＯ2層形成をするためには、
酸素イオンを１０18ｉｏｎｓ／ｃｍ2以上も注入する必
要があるが、その注入時間は長大であり、生産性は高い
とはいえず、また、ウエハ−コストは高い。更に、結晶
欠陥は多く残存し、工業的に見て、少数キャリヤ−デバ
イスを作製できる充分な品質に至っていない。
ｒａｔｉｏｎ ｂｙ ｉｏｎ ｉｍｐｌａｎｔｅｄ ｏ
ｘｙｇｅｎ）と称されるＳｉ単結晶基板中に酸素のイオ
ン注入によりＳｉＯ2層を形成する方法であり、Ｓｉプ
ロセスと整合性が良いため現在もっとも成熟した手法で
ある。しかしながら、ＳｉＯ2層形成をするためには、
酸素イオンを１０18ｉｏｎｓ／ｃｍ2以上も注入する必
要があるが、その注入時間は長大であり、生産性は高い
とはいえず、また、ウエハ−コストは高い。更に、結晶
欠陥は多く残存し、工業的に見て、少数キャリヤ−デバ
イスを作製できる充分な品質に至っていない。
【００１１】３．多孔質Ｓｉの酸化による誘電体分離に
よりＳＯＩ構造を形成する方法。この方法は、Ｐ型Ｓｉ
単結晶基板表面にＮ型Ｓｉ層をプロトンイオン注入、
（イマイ他， Ｊ．ＣｒｙｓｔａｌＧｒｏｗｔｈ，ｖｏ
ｌ ６３， ５４７（１９８３））、もしくは、エピタ
キシャル成長とパタ−ニングによって島状に形成し、表
面よりＳｉ島を囲むようにＨＦ溶液中の陽極化成法によ
りＰ型Ｓｉ基板のみを多孔質化したのち、増速酸化によ
りＮ型Ｓｉ島を誘電体分離する方法である。本方法で
は、分離されるＳｉ領域は、デバイス工程のまえに決定
されており、デバイス設計の自由度を制限する場合があ
るという問題点がある。
よりＳＯＩ構造を形成する方法。この方法は、Ｐ型Ｓｉ
単結晶基板表面にＮ型Ｓｉ層をプロトンイオン注入、
（イマイ他， Ｊ．ＣｒｙｓｔａｌＧｒｏｗｔｈ，ｖｏ
ｌ ６３， ５４７（１９８３））、もしくは、エピタ
キシャル成長とパタ−ニングによって島状に形成し、表
面よりＳｉ島を囲むようにＨＦ溶液中の陽極化成法によ
りＰ型Ｓｉ基板のみを多孔質化したのち、増速酸化によ
りＮ型Ｓｉ島を誘電体分離する方法である。本方法で
は、分離されるＳｉ領域は、デバイス工程のまえに決定
されており、デバイス設計の自由度を制限する場合があ
るという問題点がある。
【００１２】また、ガラスに代表される光透過性基板上
には一般には、その結晶構造の無秩序性を反映して、非
晶質が良くて、多結晶層にしかならず、高性能なデバイ
スは作成できない。それは、基板の結晶構造が非晶質で
あることによっており、単に、Ｓｉ層を堆積しても、良
質な単結晶層は得られない。光透過性基板は、光受光素
子であるコンタクトセンサ−、投影型液晶画像表示装置
を構成するうえにおいて重要である。そして、センサ−
や表示装置の画素（絵素）をより一層、高密度化、高解
像度化、高精細化するには、極めて高性能は駆動素子が
必要となる。その結果、光透過性基板上に設けられる素
子としても優れた結晶性を有する単結晶層をもちいて作
成されることが必要となる。
には一般には、その結晶構造の無秩序性を反映して、非
晶質が良くて、多結晶層にしかならず、高性能なデバイ
スは作成できない。それは、基板の結晶構造が非晶質で
あることによっており、単に、Ｓｉ層を堆積しても、良
質な単結晶層は得られない。光透過性基板は、光受光素
子であるコンタクトセンサ−、投影型液晶画像表示装置
を構成するうえにおいて重要である。そして、センサ−
や表示装置の画素（絵素）をより一層、高密度化、高解
像度化、高精細化するには、極めて高性能は駆動素子が
必要となる。その結果、光透過性基板上に設けられる素
子としても優れた結晶性を有する単結晶層をもちいて作
成されることが必要となる。
【００１３】したがって、非晶質Ｓｉや、多結晶Ｓｉで
はその欠陥の多い結晶構造故に要求される、あるいは今
後要求されるに十分な性能を持った駆動素子を作成する
ことが困難である。
はその欠陥の多い結晶構造故に要求される、あるいは今
後要求されるに十分な性能を持った駆動素子を作成する
ことが困難である。
【００１４】しかし、Ｓｉ単結晶基板を用いる上記のい
ずれの方法を用いても光透過性基板上に良質な単結晶層
を得るという目的には不適当である。
ずれの方法を用いても光透過性基板上に良質な単結晶層
を得るという目的には不適当である。
【００１５】本発明は、上記したような問題点及び上記
したような要求に応える半導体基板を作成する半導体基
板の作成方法を提案することを目的とする。
したような要求に応える半導体基板を作成する半導体基
板の作成方法を提案することを目的とする。
【００１６】更に本発明は、従来のＳＯＩ構造の利点を
実現し、応用可能な半導体基板の作成方法を提案するこ
とも目的とする。
実現し、応用可能な半導体基板の作成方法を提案するこ
とも目的とする。
【００１７】また、本発明は、ＳＯＩ構造の大規模集積
回路を作製する際にも、高価なＳＯＳや、ＳＩＭＯＸの
代替足り得る半導体基板の作製方法を提案することを目
的とする。
回路を作製する際にも、高価なＳＯＳや、ＳＩＭＯＸの
代替足り得る半導体基板の作製方法を提案することを目
的とする。
【００１８】また、本発明は、絶縁層上に結晶性が単結
晶ウエハ−並に優れたＳｉを得るうえで、生産性、均一
性、制御性、コストの面において卓越した半導体基板の
作製方法を提案することを目的とする。
晶ウエハ−並に優れたＳｉを得るうえで、生産性、均一
性、制御性、コストの面において卓越した半導体基板の
作製方法を提案することを目的とする。
【００１９】さらに本発明は、透明基板（光透過性基
板）上に結晶性が単結晶ウエハ−並に優れたＳｉを得る
うえで、生産性、均一性、制御性、コストの面において
卓越した半導体基板の作成方法を提案することを目的と
する。
板）上に結晶性が単結晶ウエハ−並に優れたＳｉを得る
うえで、生産性、均一性、制御性、コストの面において
卓越した半導体基板の作成方法を提案することを目的と
する。
【００２０】
【課題を解決するための手段および作用】本発明の半導
体基板の作製方法は、シリコン基板を多孔質化する工
程、該多孔質上に非多孔質シリコン単結晶層を形成して
第１の基板を形成する工程、該非多孔質シリコン単結晶
層表面を、絶縁層を介して第２の基板に貼り合わせた
後、該多孔質化したシリコン基板を化学エッチング液に
浸すことによって、多孔質Ｓｉを除去する工程と、単結
晶シリコンの融点より低い温度の還元性雰囲気中で熱処
理する工程とを有することを特徴とする。
体基板の作製方法は、シリコン基板を多孔質化する工
程、該多孔質上に非多孔質シリコン単結晶層を形成して
第１の基板を形成する工程、該非多孔質シリコン単結晶
層表面を、絶縁層を介して第２の基板に貼り合わせた
後、該多孔質化したシリコン基板を化学エッチング液に
浸すことによって、多孔質Ｓｉを除去する工程と、単結
晶シリコンの融点より低い温度の還元性雰囲気中で熱処
理する工程とを有することを特徴とする。
【００２１】本発明は、経済性に優れて、大面積に渡り
均一平坦な、極めて優れた結晶性を有するＳｉ単結晶基
板を用いて、表面にＳｉ活性層を残して、その片面から
該活性層までを除去して、還元性雰囲気中で熱処理する
ことにより、表面に絶縁層を有する基体上、乃至は、光
透過性基板上に欠陥が著しく少なく、ウエハ並みに表面
の平坦なＳｉ単結晶層を得ることにある。
均一平坦な、極めて優れた結晶性を有するＳｉ単結晶基
板を用いて、表面にＳｉ活性層を残して、その片面から
該活性層までを除去して、還元性雰囲気中で熱処理する
ことにより、表面に絶縁層を有する基体上、乃至は、光
透過性基板上に欠陥が著しく少なく、ウエハ並みに表面
の平坦なＳｉ単結晶層を得ることにある。
【００２２】特に本発明は、還元性雰囲気中で熱処理を
施すことにより、エッチングにより多孔質シリコン層を
除去した後の表面性をウエハ並みに平坦にできる。
施すことにより、エッチングにより多孔質シリコン層を
除去した後の表面性をウエハ並みに平坦にできる。
【００２３】［実施態様例１］Ｓｉ基板を多孔質化した
後に単結晶層をエピタキシャル成長させる方法について
説明する。
後に単結晶層をエピタキシャル成長させる方法について
説明する。
【００２４】図１（ａ）に示すように、先ず、Ｓｉ単結
晶基板１１を用意して、その全部、ないしは、図４
（ａ）のように一部を多孔質化する。
晶基板１１を用意して、その全部、ないしは、図４
（ａ）のように一部を多孔質化する。
【００２５】Ｓｉ基板は、ＨＦ溶液を用いた陽極化成法
によって、多孔質化させる。この多孔質Ｓｉ層は、単結
晶Ｓｉの密度２．３３ｇ／ｃｍ3に比べて、その密度を
ＨＦ溶液濃度を５０〜２０％に変化させることで密度
１．１〜０．６ｇ／ｃｍ3の範囲に変化させることがで
きる。この多孔質層は、下記の理由により、Ｐ型Ｓｉ基
板に形成されやすい。この多孔質Ｓｉ層は、透過電子顕
微鏡による観察によれば、平均約５０〜６００オングス
トローム程度の径の孔が形成される。
によって、多孔質化させる。この多孔質Ｓｉ層は、単結
晶Ｓｉの密度２．３３ｇ／ｃｍ3に比べて、その密度を
ＨＦ溶液濃度を５０〜２０％に変化させることで密度
１．１〜０．６ｇ／ｃｍ3の範囲に変化させることがで
きる。この多孔質層は、下記の理由により、Ｐ型Ｓｉ基
板に形成されやすい。この多孔質Ｓｉ層は、透過電子顕
微鏡による観察によれば、平均約５０〜６００オングス
トローム程度の径の孔が形成される。
【００２６】多孔質Ｓｉは、Ｕｈｌｉｒ等によって１９
５６年に半導体の電解研磨の研究過程に於て発見された
（Ａ．Ｕｈｌｉｒ， Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．， ｖｏｌ ３５，ｐ．３３３（１９５６））。ま
た、ウナガミ等は、陽極化成におけるＳｉの溶解反応を
研究し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要で
あり、その反応は、次のようであると報告している
（Ｔ．ウナガミ： Ｊ．Ｅｌｅｃｔｒｏｃ−ｈｅｍ．Ｓ
ｏｃ．， ｖｏｌ． １２７， ｐ．４７６ （１９８
０））。
５６年に半導体の電解研磨の研究過程に於て発見された
（Ａ．Ｕｈｌｉｒ， Ｂｅｌｌ Ｓｙｓｔ．Ｔｅｃｈ．
Ｊ．， ｖｏｌ ３５，ｐ．３３３（１９５６））。ま
た、ウナガミ等は、陽極化成におけるＳｉの溶解反応を
研究し、ＨＦ溶液中のＳｉの陽極反応には正孔が必要で
あり、その反応は、次のようであると報告している
（Ｔ．ウナガミ： Ｊ．Ｅｌｅｃｔｒｏｃ−ｈｅｍ．Ｓ
ｏｃ．， ｖｏｌ． １２７， ｐ．４７６ （１９８
０））。
【００２７】Ｓｉ＋２ＨＦ＋（２−ｎ）ｅ＋ → Ｓｉ
Ｆ2＋２Ｈ＋＋ｎｅ− ＳｉＦ2 ＋ ２ＨＦ → ＳｉＦ4＋Ｈ2 ＳｉＦ4 ＋ ２ＨＦ → Ｈ2ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ＋ → ＳｉＦ4＋４Ｈ＋
＋ λｅ− ＳｉＦ4＋２ＨＦ → Ｈ2ＳｉＦ6 ここでｅ＋及び、ｅ−はそれぞれ、正孔と電子を表して
いる。また、ｎ及びλは夫々シリコン１原子が溶解する
ために必要な正孔の数であり、ｎ＞２又は、λ＞４なる
条件が満たされた場合に多孔質シリコンが形成されると
している。
Ｆ2＋２Ｈ＋＋ｎｅ− ＳｉＦ2 ＋ ２ＨＦ → ＳｉＦ4＋Ｈ2 ＳｉＦ4 ＋ ２ＨＦ → Ｈ2ＳｉＦ6 又は、 Ｓｉ＋４ＨＦ＋（４−λ）ｅ＋ → ＳｉＦ4＋４Ｈ＋
＋ λｅ− ＳｉＦ4＋２ＨＦ → Ｈ2ＳｉＦ6 ここでｅ＋及び、ｅ−はそれぞれ、正孔と電子を表して
いる。また、ｎ及びλは夫々シリコン１原子が溶解する
ために必要な正孔の数であり、ｎ＞２又は、λ＞４なる
条件が満たされた場合に多孔質シリコンが形成されると
している。
【００２８】以上のことから、正孔の存在するＰ型シリ
コンは、多孔質化されやすい。この多孔質化に於ける、
選択性は長野ら及び、イマイによって実証されている
（長野、中島、安野、大中、梶原； 電子通信学会技術
研究報告、ｖｏｌ ７９，ＳＳＤ ７９−９５４９（１
９７９）、Ｋ．イマイ；Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌ
ｅｃｔｒｏｎｉｃｓ ｖｏｌ ２４，１５９ （１９８
１））。このように正孔の存在するＰ型シリコンは多孔
質化されやすく、選択的にＰ型シリコンを多孔質するこ
とができる。
コンは、多孔質化されやすい。この多孔質化に於ける、
選択性は長野ら及び、イマイによって実証されている
（長野、中島、安野、大中、梶原； 電子通信学会技術
研究報告、ｖｏｌ ７９，ＳＳＤ ７９−９５４９（１
９７９）、Ｋ．イマイ；Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌ
ｅｃｔｒｏｎｉｃｓ ｖｏｌ ２４，１５９ （１９８
１））。このように正孔の存在するＰ型シリコンは多孔
質化されやすく、選択的にＰ型シリコンを多孔質するこ
とができる。
【００２９】一方、高濃度Ｎ型シリコンも多孔質化する
という報告（Ｒ．Ｐ．Ｈｏｌｍｓｔｏｒｍ， Ｉ．Ｊ．
Ｙ．Ｃｈｉ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ． Ｖｏ
ｌ．４２， ３８６（１９８３））もあり、Ｐ、Ｎにこ
だわらず、多孔質化を実現できる基板を選ぶことが重要
である。
という報告（Ｒ．Ｐ．Ｈｏｌｍｓｔｏｒｍ， Ｉ．Ｊ．
Ｙ．Ｃｈｉ Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ． Ｖｏ
ｌ．４２， ３８６（１９８３））もあり、Ｐ、Ｎにこ
だわらず、多孔質化を実現できる基板を選ぶことが重要
である。
【００３０】続いて、種々の成長法により、多孔質化し
た基板表面にエピタキシャル成長を行ない、薄膜単結晶
層１２を形成する。
た基板表面にエピタキシャル成長を行ない、薄膜単結晶
層１２を形成する。
【００３１】多孔質Ｓｉ層には、透過電子顕微鏡による
観察によれば、平均約６００オングストロ−ム程度の径
の孔が形成されており、その密度は単結晶Ｓｉに比べる
と、半分以下になるにもかかわらず、単結晶性は維持さ
れており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシ
ャル成長させることも可能である。ただし、１０００℃
以上のエピタキシャル成長では、内部の孔の再配列が起
こり、増速エッチングの特性が損なわれる。このため、
Ｓｉ層のエピタキシャル成長には、分子線エピタキシャ
ル成長、プラズマＣＶＤ、熱ＣＶＤ法、光ＣＶＤ、バイ
アス・スパッタ−法、液相成長法等の低温成長が好適と
される。
観察によれば、平均約６００オングストロ−ム程度の径
の孔が形成されており、その密度は単結晶Ｓｉに比べる
と、半分以下になるにもかかわらず、単結晶性は維持さ
れており、多孔質層の上部へ単結晶Ｓｉ層をエピタキシ
ャル成長させることも可能である。ただし、１０００℃
以上のエピタキシャル成長では、内部の孔の再配列が起
こり、増速エッチングの特性が損なわれる。このため、
Ｓｉ層のエピタキシャル成長には、分子線エピタキシャ
ル成長、プラズマＣＶＤ、熱ＣＶＤ法、光ＣＶＤ、バイ
アス・スパッタ−法、液相成長法等の低温成長が好適と
される。
【００３２】また、上記した多孔質Ｓｉ上のエピタキシ
ャル成長において、多孔質Ｓｉはその構造的性質のた
め、ヘテロエピタキシャル成長の際に発生する歪みを緩
和して、欠陥の発生を抑制することが可能である。
ャル成長において、多孔質Ｓｉはその構造的性質のた
め、ヘテロエピタキシャル成長の際に発生する歪みを緩
和して、欠陥の発生を抑制することが可能である。
【００３３】また、多孔質層はその内部に大量の空隙が
形成されている為に、密度が半分以下に減少する。その
結果、体積に比べて表面積が飛躍的に増大するため、そ
の化学エッチング速度は、通常の単結晶層のエッチング
速度に比べて、著しく増速される。
形成されている為に、密度が半分以下に減少する。その
結果、体積に比べて表面積が飛躍的に増大するため、そ
の化学エッチング速度は、通常の単結晶層のエッチング
速度に比べて、著しく増速される。
【００３４】多孔質Ｓｉをエッチングする方法としては １．ＮａＯＨ水溶液で多孔質Ｓｉをエッチングする
（Ｇ．Ｂｏｎｃｈｉｌ，Ｒ．Ｈｅｒｉｎｏ，Ｋ．Ｂａｒ
ｌａ，ａｎｄ Ｊ．Ｃ．Ｐｆｉｓｔｅｒ， Ｊ．Ｅｌｅ
ｃｔｒｏｃｈｅｍ．Ｓｏｃ．， ｖｏｌ．１３０， ｎ
ｏ．７， １６１１（１９８３））。
（Ｇ．Ｂｏｎｃｈｉｌ，Ｒ．Ｈｅｒｉｎｏ，Ｋ．Ｂａｒ
ｌａ，ａｎｄ Ｊ．Ｃ．Ｐｆｉｓｔｅｒ， Ｊ．Ｅｌｅ
ｃｔｒｏｃｈｅｍ．Ｓｏｃ．， ｖｏｌ．１３０， ｎ
ｏ．７， １６１１（１９８３））。
【００３５】２．単結晶Ｓｉをエッチングすることが可
能なエッチング液で多孔質Ｓｉをエッチングする。が知
られている。
能なエッチング液で多孔質Ｓｉをエッチングする。が知
られている。
【００３６】上記２の方法は、通常、フッ硝酸系のエッ
チング液が用いられるが、このときのＳｉのエッチング
過程は、 Ｓｉ＋２Ｏ → ＳｉＯ2 （１０） ＳｉＯ2＋４ＨＦ → ＳｉＦ4＋Ｈ2Ｏ （１１） に示される様に、Ｓｉが硝酸で酸化され、ＳｉＯ2に変
質し、そのＳｉＯ2をフッ酸でエッチングすることによ
りＳｉのエッチングが進む。
チング液が用いられるが、このときのＳｉのエッチング
過程は、 Ｓｉ＋２Ｏ → ＳｉＯ2 （１０） ＳｉＯ2＋４ＨＦ → ＳｉＦ4＋Ｈ2Ｏ （１１） に示される様に、Ｓｉが硝酸で酸化され、ＳｉＯ2に変
質し、そのＳｉＯ2をフッ酸でエッチングすることによ
りＳｉのエッチングが進む。
【００３７】同様に結晶Ｓｉをエッチングする方法とし
ては、上記フッ硝酸系エッチング液の他に、 エチレンジアミン系 ＫＯＨ系 ヒドラジン系 などがある。
ては、上記フッ硝酸系エッチング液の他に、 エチレンジアミン系 ＫＯＨ系 ヒドラジン系 などがある。
【００３８】本発明で特に有効な重要な多孔質Ｓｉの選
択エッチング方法は、結晶Ｓｉに対してはエッチング作
用を持たない弗酸、あるいはバッファード弗酸を用いる
ものである。このエッチングにおいては、さらに酸化剤
として作用する過酸化水素を添加しても良い。過酸化水
素は、酸化剤として作用し、過酸化水素の比率を変える
ことにより反応速度を制御することが可能である。ま
た、表面活性剤として作用するアルコ−ルを添加しても
よい。アルコールは、表面活性剤として作用し、エッチ
ングによる反応生成気体の気泡を瞬時にエッチング表面
から除去し、均一に、かつ効率良く多孔質Ｓｉの選択エ
ッチングが可能となる。
択エッチング方法は、結晶Ｓｉに対してはエッチング作
用を持たない弗酸、あるいはバッファード弗酸を用いる
ものである。このエッチングにおいては、さらに酸化剤
として作用する過酸化水素を添加しても良い。過酸化水
素は、酸化剤として作用し、過酸化水素の比率を変える
ことにより反応速度を制御することが可能である。ま
た、表面活性剤として作用するアルコ−ルを添加しても
よい。アルコールは、表面活性剤として作用し、エッチ
ングによる反応生成気体の気泡を瞬時にエッチング表面
から除去し、均一に、かつ効率良く多孔質Ｓｉの選択エ
ッチングが可能となる。
【００３９】図１（ｂ） 、図４（ｂ）に示すように、
基体として、たとえばシリコン基板などの下地材料の表
面に絶縁層を配した基体、あるいは、ガラスに代表され
る光透過性絶縁物基体１３を用意して、多孔質Ｓｉ基板
上の単結晶Ｓｉ層表面を基体表面に貼りつける。
基体として、たとえばシリコン基板などの下地材料の表
面に絶縁層を配した基体、あるいは、ガラスに代表され
る光透過性絶縁物基体１３を用意して、多孔質Ｓｉ基板
上の単結晶Ｓｉ層表面を基体表面に貼りつける。
【００４０】貼り合わせに先だって、多孔質Ｓｉ上の単
結晶Ｓｉ層表面に酸化層を形成することにより、単結晶
シリコン層と絶縁層の界面をあらかじめ形成しておいて
も良い。該酸化層は、デバイスを作成する際に重要な役
割をはたす。すなわち、Ｓｉ活性層の下地界面により発
生する界面準位は貼り合わせ界面、とくにガラス界面に
くらべて、単結晶シリコン層を酸化することにより形成
した下地界面の準位のほうがひくくでき、貼り合わせ界
面を活性層から離すことにより、貼り合わせ界面に生じ
ることのある準位を遠ざけることができるので、電子デ
バイスの特性は著しく向上される。また、多孔質Ｓｉ上
の単結晶Ｓｉ層表面に酸化層を形成し、Ｓｉ基板や金属
基板等の任意の基体に貼り合わせてもよい。
結晶Ｓｉ層表面に酸化層を形成することにより、単結晶
シリコン層と絶縁層の界面をあらかじめ形成しておいて
も良い。該酸化層は、デバイスを作成する際に重要な役
割をはたす。すなわち、Ｓｉ活性層の下地界面により発
生する界面準位は貼り合わせ界面、とくにガラス界面に
くらべて、単結晶シリコン層を酸化することにより形成
した下地界面の準位のほうがひくくでき、貼り合わせ界
面を活性層から離すことにより、貼り合わせ界面に生じ
ることのある準位を遠ざけることができるので、電子デ
バイスの特性は著しく向上される。また、多孔質Ｓｉ上
の単結晶Ｓｉ層表面に酸化層を形成し、Ｓｉ基板や金属
基板等の任意の基体に貼り合わせてもよい。
【００４１】この後に、多孔質Ｓｉ基板１５を全部化学
エッチングにより除去して、図１（ｃ）に示すように、
表面に絶縁層を有する基体上、ないしは、光透過性基体
上に薄膜化した単結晶シリコン層を残存させ形成する。
エッチングに先立ち、必要に応じてエッチング防止膜を
形成する。たとえばＳｉ3Ｎ4層を堆積して、貼り合せた
２枚の基板全体を被覆して、多孔質シリコン基板の表面
上のＳｉ3Ｎ4層を除去する。他のエッチング防止膜とし
てＳｉ3Ｎ4層の代わりに、アピエゾンワックスを用いて
も良い。
エッチングにより除去して、図１（ｃ）に示すように、
表面に絶縁層を有する基体上、ないしは、光透過性基体
上に薄膜化した単結晶シリコン層を残存させ形成する。
エッチングに先立ち、必要に応じてエッチング防止膜を
形成する。たとえばＳｉ3Ｎ4層を堆積して、貼り合せた
２枚の基板全体を被覆して、多孔質シリコン基板の表面
上のＳｉ3Ｎ4層を除去する。他のエッチング防止膜とし
てＳｉ3Ｎ4層の代わりに、アピエゾンワックスを用いて
も良い。
【００４２】図４（ａ）、（ｂ）の工程の様に、多孔質
Ｓｉを基板の一部にのみ形成した場合は、多孔質層が露
出するまで、Ｓｉウエハ作製工程で通常用いる研削、研
磨、あるいは、弗酸、硝酸、酢酸の混合溶液等によるエ
ッチングにより多孔質層を形成した基体の裏面側を非多
孔質Ｓｉをあらかじめ除去したのち、上記した化学エッ
チングにより、多孔質シリコンを除去して、図４（ｃ）
に示すように、表面に絶縁層を有する基体上、ないし
は、光透過性基体上に薄膜化した単結晶シリコン層を残
存させ形成する。
Ｓｉを基板の一部にのみ形成した場合は、多孔質層が露
出するまで、Ｓｉウエハ作製工程で通常用いる研削、研
磨、あるいは、弗酸、硝酸、酢酸の混合溶液等によるエ
ッチングにより多孔質層を形成した基体の裏面側を非多
孔質Ｓｉをあらかじめ除去したのち、上記した化学エッ
チングにより、多孔質シリコンを除去して、図４（ｃ）
に示すように、表面に絶縁層を有する基体上、ないし
は、光透過性基体上に薄膜化した単結晶シリコン層を残
存させ形成する。
【００４３】この後、多孔質シリコンを除去して得られ
た絶縁層上に非多孔質単結晶シリコン層を有する基体を
還元性雰囲気中で熱処理して、図１（ｄ）、ないしは、
図４（ｄ）に示すように平坦な表面を有する単結晶シリ
コン層を表面に絶縁層を有する基体、ないしは、光透過
性基体上に形成する。
た絶縁層上に非多孔質単結晶シリコン層を有する基体を
還元性雰囲気中で熱処理して、図１（ｄ）、ないしは、
図４（ｄ）に示すように平坦な表面を有する単結晶シリ
コン層を表面に絶縁層を有する基体、ないしは、光透過
性基体上に形成する。
【００４４】本発明者らは、エッチングして現われた非
多孔質シリコン単結晶表面の微小な荒れの除去につい
て、熱処理を用いる方法を検討した結果、還元性雰囲気
中の熱処理では、デバイスプロセスと同程度以下の温度
の熱処理で非多孔質シリコン単結晶表面の荒れを除去で
きることを見いだした。ここでいう還元性雰囲気とは、
例えば水素を含む雰囲気、ないしは、水素雰囲気が挙げ
られる。しかし、これに限定されるものではない。雰囲
気をかえて熱処理による表面荒れの変化を詳細に高分解
能走査型電子顕微鏡や原子間力顕微鏡等を用いて観察し
たところ、図５に示すような熱処理前の表面の凹凸が、
還元性雰囲気中での熱処理により減少し、平坦な表面を
有する単結晶薄層が得られることを知見するに至った。
しかも、研摩等で表面の荒れを除去する場合には、面内
で単結晶層の膜厚に分布を生じせしめる場合があるが、
本発明の還元性雰囲気での熱処理の場合は、微小な凹凸
が除去されるのみで、膜厚分布は変化しない。
多孔質シリコン単結晶表面の微小な荒れの除去につい
て、熱処理を用いる方法を検討した結果、還元性雰囲気
中の熱処理では、デバイスプロセスと同程度以下の温度
の熱処理で非多孔質シリコン単結晶表面の荒れを除去で
きることを見いだした。ここでいう還元性雰囲気とは、
例えば水素を含む雰囲気、ないしは、水素雰囲気が挙げ
られる。しかし、これに限定されるものではない。雰囲
気をかえて熱処理による表面荒れの変化を詳細に高分解
能走査型電子顕微鏡や原子間力顕微鏡等を用いて観察し
たところ、図５に示すような熱処理前の表面の凹凸が、
還元性雰囲気中での熱処理により減少し、平坦な表面を
有する単結晶薄層が得られることを知見するに至った。
しかも、研摩等で表面の荒れを除去する場合には、面内
で単結晶層の膜厚に分布を生じせしめる場合があるが、
本発明の還元性雰囲気での熱処理の場合は、微小な凹凸
が除去されるのみで、膜厚分布は変化しない。
【００４５】エッチングにより得られた非多孔質シリコ
ン単結晶層の表面の微細な構造を観察すると、数ｎｍか
ら数十ｎｍの高さ、数ｎｍから数百ｎｍの周期の凹凸が
観察されること（図５（ａ））があるが、還元性雰囲気
中で熱処理することにより、少なくとも高低差が数ｎｍ
以下、条件を整えれば、２ｎｍ以下の平坦な表面（図５
（ｂ））が得られる。この現象は、エッチングというよ
りは、むしろ表面の再構成であると考えられる。即ち、
荒れた表面ては、表面エネルギーの高い陵状の部分が無
数に存在すること、結晶層の面方位に比して高次の面方
位の面が多く表面に露出しているが、これらの領域の表
面エネルギーは、第１の基板の表面の面方位における表
面エネルギーにくらべて高い。還元性雰囲気の熱処理で
は、例えば水素の還元作用により表面の自然酸化膜が水
素雰囲気の熱処理により除去され、熱処理中は常に除去
され再付着しないために、表面Ｓｉ原子の移動のエネル
ギー障壁は下がる結果、熱エネルギーにより励起された
Ｓｉ原子が移動し、表面エネルギーの低い、平坦な表面
を構成していくのだと考えられる。
ン単結晶層の表面の微細な構造を観察すると、数ｎｍか
ら数十ｎｍの高さ、数ｎｍから数百ｎｍの周期の凹凸が
観察されること（図５（ａ））があるが、還元性雰囲気
中で熱処理することにより、少なくとも高低差が数ｎｍ
以下、条件を整えれば、２ｎｍ以下の平坦な表面（図５
（ｂ））が得られる。この現象は、エッチングというよ
りは、むしろ表面の再構成であると考えられる。即ち、
荒れた表面ては、表面エネルギーの高い陵状の部分が無
数に存在すること、結晶層の面方位に比して高次の面方
位の面が多く表面に露出しているが、これらの領域の表
面エネルギーは、第１の基板の表面の面方位における表
面エネルギーにくらべて高い。還元性雰囲気の熱処理で
は、例えば水素の還元作用により表面の自然酸化膜が水
素雰囲気の熱処理により除去され、熱処理中は常に除去
され再付着しないために、表面Ｓｉ原子の移動のエネル
ギー障壁は下がる結果、熱エネルギーにより励起された
Ｓｉ原子が移動し、表面エネルギーの低い、平坦な表面
を構成していくのだと考えられる。
【００４６】その結果、窒素雰囲気や、希ガス雰囲気で
は、表面が平坦化しないような１２００℃以下の温度で
も、十分に平坦化がなされる。本発明による平坦化の温
度は、ガスの組成、圧力等によるが、概ね３００℃以上
融点以下の熱処理、より好ましくは、５００℃以上、特
に、１２００℃以下で有効に作用する。また、圧力は還
元性が強いほど高い圧力でも平坦化が促進されるが、概
ね大気圧以下、より好ましくは２００Ｔｏｒｒ以下であ
る。
は、表面が平坦化しないような１２００℃以下の温度で
も、十分に平坦化がなされる。本発明による平坦化の温
度は、ガスの組成、圧力等によるが、概ね３００℃以上
融点以下の熱処理、より好ましくは、５００℃以上、特
に、１２００℃以下で有効に作用する。また、圧力は還
元性が強いほど高い圧力でも平坦化が促進されるが、概
ね大気圧以下、より好ましくは２００Ｔｏｒｒ以下であ
る。
【００４７】また、本現象は表面が清浄な状態で熱処理
することでその進行が開始するのであって、表面に厚く
自然酸化膜が形成されているような場合には、熱処理に
先立って、これを希弗酸などによるエッチングなどで除
去しておくことにより、表面の平坦化の開始が早まる。
することでその進行が開始するのであって、表面に厚く
自然酸化膜が形成されているような場合には、熱処理に
先立って、これを希弗酸などによるエッチングなどで除
去しておくことにより、表面の平坦化の開始が早まる。
【００４８】図１（ｃ）、図４（ｃ）には本発明で得ら
れる半導体基板が示される。すなわち、表面に絶縁層を
有する基板、ないしは、光透過性基板１３上に結晶性が
シリコンウエハ−と同等な単結晶Ｓｉ層１２が平坦に、
しかも均一に薄層化されて、ウエハ−全域に、大面積に
形成される。
れる半導体基板が示される。すなわち、表面に絶縁層を
有する基板、ないしは、光透過性基板１３上に結晶性が
シリコンウエハ−と同等な単結晶Ｓｉ層１２が平坦に、
しかも均一に薄層化されて、ウエハ−全域に、大面積に
形成される。
【００４９】こうして得られた半導体基板は、絶縁分離
された電子素子作製という点から見ても好適に使用する
ことができる。
された電子素子作製という点から見ても好適に使用する
ことができる。
【００５０】［実施態様例２］以下、本発明の半導体基
板の作製方法を図面を参照しながら詳述する。
板の作製方法を図面を参照しながら詳述する。
【００５１】図３（ａ）〜（ｃ）は本発明の半導体基板
の作製方法を説明するための工程図で、夫々各工程に於
ける模式的切断面図として示されている。
の作製方法を説明するための工程図で、夫々各工程に於
ける模式的切断面図として示されている。
【００５２】先ず、図３（ａ）に示される様に種々の薄
膜成長法によるエピタキシャル成長により低不純物濃度
層３２を形成する。或は、Ｐ型Ｓｉ単結晶基板３１の表
面をプロトンをイオン注入してＮ型単結晶層３２を形成
する。
膜成長法によるエピタキシャル成長により低不純物濃度
層３２を形成する。或は、Ｐ型Ｓｉ単結晶基板３１の表
面をプロトンをイオン注入してＮ型単結晶層３２を形成
する。
【００５３】次に、図３（ｂ）に示される様にＰ型Ｓｉ
単結晶基板３１を裏面よりＨＦ溶液を用いた陽極化成法
によって、多孔質Ｓｉ３３に変質させる。この多孔質Ｓ
ｉ層は、単結晶Ｓｉの密度２．３３ｇ／ｃｍ3に比べ
て、その密度をＨＦ溶液濃度を５０〜２０％に変化させ
ることで密度１．１〜０．６ｇ／ｃｍ3の範囲に変化さ
せることができる。この多孔質層は、上述したように、
Ｐ型基板に形成される。
単結晶基板３１を裏面よりＨＦ溶液を用いた陽極化成法
によって、多孔質Ｓｉ３３に変質させる。この多孔質Ｓ
ｉ層は、単結晶Ｓｉの密度２．３３ｇ／ｃｍ3に比べ
て、その密度をＨＦ溶液濃度を５０〜２０％に変化させ
ることで密度１．１〜０．６ｇ／ｃｍ3の範囲に変化さ
せることができる。この多孔質層は、上述したように、
Ｐ型基板に形成される。
【００５４】図３（ｃ） に示すように、表面に絶縁層
を有する基板３４を用意して、多孔質Ｓｉ基板上の単結
晶Ｓｉ層表面、ないしは、該単結晶Ｓｉ層を酸化した表
面に該第２の基板３４に貼りつける。また、多孔質Ｓｉ
上の単結晶Ｓｉ層表面に酸化層を形成し、Ｓｉ基板等の
任意の基体に貼り合わせてもよい。
を有する基板３４を用意して、多孔質Ｓｉ基板上の単結
晶Ｓｉ層表面、ないしは、該単結晶Ｓｉ層を酸化した表
面に該第２の基板３４に貼りつける。また、多孔質Ｓｉ
上の単結晶Ｓｉ層表面に酸化層を形成し、Ｓｉ基板等の
任意の基体に貼り合わせてもよい。
【００５５】図３（ｃ）に示すように、多孔質化したＳ
ｉ基板３３の多孔質を全部エッチング除去して、表面に
絶縁層を有する基板上に薄膜化した単結晶シリコン層を
残存させ形成する。
ｉ基板３３の多孔質を全部エッチング除去して、表面に
絶縁層を有する基板上に薄膜化した単結晶シリコン層を
残存させ形成する。
【００５６】この後、第１の実施態様例と同様の方法に
より、多孔質シリコンを除去して得られた絶縁層上に非
多孔質単結晶シリコン層を有する基体を還元性雰囲気中
で熱処理して、表面のラフネスを改善し、図３（ｅ）に
示すような本発明で得られる半導体基板が示される。す
なわち、表面に絶縁層を有する基体、ないしは光透過性
基板３４上に結晶性がシリコンウエハーと同等な単結晶
Ｓｉ層３２が平坦に、しかも均一に薄層化されて、ウエ
ハー全域に、大面積に形成される。
より、多孔質シリコンを除去して得られた絶縁層上に非
多孔質単結晶シリコン層を有する基体を還元性雰囲気中
で熱処理して、表面のラフネスを改善し、図３（ｅ）に
示すような本発明で得られる半導体基板が示される。す
なわち、表面に絶縁層を有する基体、ないしは光透過性
基板３４上に結晶性がシリコンウエハーと同等な単結晶
Ｓｉ層３２が平坦に、しかも均一に薄層化されて、ウエ
ハー全域に、大面積に形成される。
【００５７】こうして得られた半導体基板は、絶縁分離
された電子素子作製という点から見ても好適に使用する
ことができる。
された電子素子作製という点から見ても好適に使用する
ことができる。
【００５８】以上は、多孔質化を行う前にＮ型層を形成
し、その後、陽極化成により選択的にＰ型基板のみを多
孔質化する方法である。
し、その後、陽極化成により選択的にＰ型基板のみを多
孔質化する方法である。
【００５９】
【実施例】以下、具体的な実施例によって本発明を説明
する。
する。
【００６０】（実施例１）６００ミクロンの厚みを持っ
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において２０分間、陽極化成を行った。この時の電流密
度は、５ｍＡ／ｃｍ2であった。この時の多孔質化速度
は、１μｍ／ｍｉｎ．であり６００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板２０μｍ程多孔質化され
た。
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において２０分間、陽極化成を行った。この時の電流密
度は、５ｍＡ／ｃｍ2であった。この時の多孔質化速度
は、１μｍ／ｍｉｎ．であり６００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板２０μｍ程多孔質化され
た。
【００６１】該Ｐ型（１００）多孔質Ｓｉ基板上にＣＶ
Ｄ法により、Ｓｉエピタキシャル層を２ｎｍ成長させ
た。堆積条件は、以下の通りである。
Ｄ法により、Ｓｉエピタキシャル層を２ｎｍ成長させ
た。堆積条件は、以下の通りである。
【００６２】 温度：９５０℃ 圧力：８０Ｔｏｒｒ ガス：ＳｉＨ2Ｃｌ2／Ｈ2；０．５／１８０（ｌ／ｍｉ
ｎ） 成長速度：０．３３ｎｍ／ｓｅｃ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化し
た。該熱酸化膜上に単結晶シリコン基板を重ねあわせ、
窒素雰囲気中で１０００℃、２時間加熱することによ
り、両者の基板は、強固に接合された。
ｎ） 成長速度：０．３３ｎｍ／ｓｅｃ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化し
た。該熱酸化膜上に単結晶シリコン基板を重ねあわせ、
窒素雰囲気中で１０００℃、２時間加熱することによ
り、両者の基板は、強固に接合された。
【００６３】その後、多孔質化した基板側を裏面より研
削して、多孔質化されていないシリコン基板領域を除去
し、多孔質層を露出させた。
削して、多孔質化されていないシリコン基板領域を除去
し、多孔質層を露出させた。
【００６４】その後、該張り合わせた基板を弗酸とアル
コールと過酸化水素水との混合液（１０：６：５０）で
撹はんすることなく選択エッチングする。２０分後に
は、単結晶Ｓｉ層だけがエッチングされずに残り、単結
晶Ｓｉをエッチ・ストップの材料として、多孔質Ｓｉ基
板は選択エッチングされ、完全に除去された。
コールと過酸化水素水との混合液（１０：６：５０）で
撹はんすることなく選択エッチングする。２０分後に
は、単結晶Ｓｉ層だけがエッチングされずに残り、単結
晶Ｓｉをエッチ・ストップの材料として、多孔質Ｓｉ基
板は選択エッチングされ、完全に除去された。
【００６５】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く２０分後でも４０
オングストローム弱程度であり、多孔質層のエッチング
速度との選択比は十の五乗以上にも達し、非多孔質層に
おけるエッチング量（数十オングストローム）は実用上
無視できる膜厚減少である。すなわち、２００ミクロン
の厚みをもった多孔質化されたＳｉ基板は、除去され、
Ｓｉ3Ｎ4層を除去した後には、酸化シリコン層を表面に
有するシリコン基板上に０．５μｍの厚みを持った単結
晶Ｓｉ層が形成できた。
いするエッチング速度は、極めて低く２０分後でも４０
オングストローム弱程度であり、多孔質層のエッチング
速度との選択比は十の五乗以上にも達し、非多孔質層に
おけるエッチング量（数十オングストローム）は実用上
無視できる膜厚減少である。すなわち、２００ミクロン
の厚みをもった多孔質化されたＳｉ基板は、除去され、
Ｓｉ3Ｎ4層を除去した後には、酸化シリコン層を表面に
有するシリコン基板上に０．５μｍの厚みを持った単結
晶Ｓｉ層が形成できた。
【００６６】この後、水素雰囲気中、９５０℃、８０Ｔ
ｏｒｒで熱処理を施した。この試料を原子間顕微鏡等に
より表面の平坦性を評価したところ、表面のラフネスは
水素処理前の荒れ２０ｎｍが１．５ｎｍと良好になっ
た。
ｏｒｒで熱処理を施した。この試料を原子間顕微鏡等に
より表面の平坦性を評価したところ、表面のラフネスは
水素処理前の荒れ２０ｎｍが１．５ｎｍと良好になっ
た。
【００６７】また、透過型電子顕微鏡による断面観察の
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
【００６８】（実施例２）２００ミクロンの厚みを持っ
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、１０
０ｍＡ／ｃｍ2であった。この時の多孔質化速度は、
８．４μｍ／ｍｉｎ．であり２００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板全体は、２４分で多孔質化
された。
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、１０
０ｍＡ／ｃｍ2であった。この時の多孔質化速度は、
８．４μｍ／ｍｉｎ．であり２００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板全体は、２４分で多孔質化
された。
【００６９】該多孔質化した基板を酸素雰囲気中で、３
００℃１時間熱処理を施した。
００℃１時間熱処理を施した。
【００７０】該Ｐ型（１００）多孔質Ｓｉ基板上にＭＢ
Ｅ（分子線エピタキシー：Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｅｌａｘｙ）法により、Ｓｉエピタキシャル層
を０．５ミクロン低温成長させた。堆積条件は、以下の
とおりである。
Ｅ（分子線エピタキシー：Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｅｌａｘｙ）法により、Ｓｉエピタキシャル層
を０．５ミクロン低温成長させた。堆積条件は、以下の
とおりである。
【００７１】 温度：７００℃ 圧力：１×１０-9Ｔｏｒｒ 成長速度：０．１ｎｍ／ｓｅｃ 次に、このエピタキシャル層の表面を１００ｎｍ熱酸化
した。該熱酸化膜上に熱酸化法により、単結晶シリコン
基板を重ねあわせ、酸素雰囲気中で９００℃、２時間加
熱することにより、両者の基板は、強固に接合された。
した。該熱酸化膜上に熱酸化法により、単結晶シリコン
基板を重ねあわせ、酸素雰囲気中で９００℃、２時間加
熱することにより、両者の基板は、強固に接合された。
【００７２】プラズマＣＶＤ法によってＳｉ3Ｎ4を０．
１μｍ堆積して、貼りあわせた２枚の基板を被覆して、
多孔質基板上の窒化膜のみを反応性イオンエッチングよ
って除去する。
１μｍ堆積して、貼りあわせた２枚の基板を被覆して、
多孔質基板上の窒化膜のみを反応性イオンエッチングよ
って除去する。
【００７３】その後、該張り合わせた基板をバッファー
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
【００７４】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は、除去さ
れ、Ｓｉ3Ｎ4層を除去した後には、酸化シリコン層を表
面に有するシリコン基板上に０．５μｍの厚みを持った
単結晶Ｓｉ層が形成できた。
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は、除去さ
れ、Ｓｉ3Ｎ4層を除去した後には、酸化シリコン層を表
面に有するシリコン基板上に０．５μｍの厚みを持った
単結晶Ｓｉ層が形成できた。
【００７５】この後、水素雰囲気中、９５０℃、８０Ｔ
ｏｒｒで熱処理を施した。この試料を原子間力顕微鏡等
により表面の平坦性を評価したところ、表面のラフネス
は水素処理前の荒れ２０ｎｍが１．５ｎｍと良好になっ
た。
ｏｒｒで熱処理を施した。この試料を原子間力顕微鏡等
により表面の平坦性を評価したところ、表面のラフネス
は水素処理前の荒れ２０ｎｍが１．５ｎｍと良好になっ
た。
【００７６】また、透過型電子顕微鏡による断面観察の
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
【００７７】（実施例３）２００ミクロンの厚みを持っ
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、１０
０ｍＡ／ｃｍ2であった。この時の多孔質化速度は、
８．４μｍ／ｍｉｎ．であり２００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板全体は、２４分で多孔質化
された。
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、１０
０ｍＡ／ｃｍ2であった。この時の多孔質化速度は、
８．４μｍ／ｍｉｎ．であり２００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板全体は、２４分で多孔質化
された。
【００７８】該Ｐ型（１００）多孔質Ｓｉ基板上にプラ
ズマＣＶＤ法により、Ｓｉエピタキシャル層を５μｍ低
温成長させた。堆積条件は、以下のとおりである。
ズマＣＶＤ法により、Ｓｉエピタキシャル層を５μｍ低
温成長させた。堆積条件は、以下のとおりである。
【００７９】 ガス：ＳｉＨ4 高周波電力：１００Ｗ 温度：８００℃ 圧力：１×１０-1Ｔｏｒｒ 成長速度：２．５ｎｍ／ｓｅｃ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化し
た。該熱酸化膜上に光学研磨を施した溶融石英（Ｆｕｓ
ｅｄ Ｓｉｌｉｃａ）基板を重ねあわせ、酸素雰囲気中
で４００℃、２０時間加熱することにより、両者の基板
は、強固に接合された。
た。該熱酸化膜上に光学研磨を施した溶融石英（Ｆｕｓ
ｅｄ Ｓｉｌｉｃａ）基板を重ねあわせ、酸素雰囲気中
で４００℃、２０時間加熱することにより、両者の基板
は、強固に接合された。
【００８０】その後、該張り合わせた基板を弗酸と過酸
化水素水との混合液（１：５）で撹拌しながら選択エッ
チングする。６２分後には、単結晶Ｓｉ層だけがエッチ
ングされずに残り、単結晶Ｓｉをエッチ・ストップの材
料として、多孔質Ｓｉ基板は選択エッチングされ、完全
に除去された。
化水素水との混合液（１：５）で撹拌しながら選択エッ
チングする。６２分後には、単結晶Ｓｉ層だけがエッチ
ングされずに残り、単結晶Ｓｉをエッチ・ストップの材
料として、多孔質Ｓｉ基板は選択エッチングされ、完全
に除去された。
【００８１】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く６２分後でも２０
オングストローム弱程度であり、多孔質層のエッチング
速度との選択比は十の五乗以上にも達し、非多孔質層に
おけるエッチング量（数十オングストローム）は実用上
無視できる膜厚減少である。すなわち、２００ミクロン
の厚みをもった多孔質化されたＳｉ基板は、除去され、
溶融石英基板上に５μｍの厚みを持った単結晶Ｓｉ層が
形成できた。
いするエッチング速度は、極めて低く６２分後でも２０
オングストローム弱程度であり、多孔質層のエッチング
速度との選択比は十の五乗以上にも達し、非多孔質層に
おけるエッチング量（数十オングストローム）は実用上
無視できる膜厚減少である。すなわち、２００ミクロン
の厚みをもった多孔質化されたＳｉ基板は、除去され、
溶融石英基板上に５μｍの厚みを持った単結晶Ｓｉ層が
形成できた。
【００８２】この後、水素雰囲気中、１０００℃、７６
０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕微
鏡等により表面の平坦性を評価したところ、表面のラフ
ネスは水素処理前の荒れ２０ｎｍが１．６ｎｍと良好に
なった。
０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕微
鏡等により表面の平坦性を評価したところ、表面のラフ
ネスは水素処理前の荒れ２０ｎｍが１．６ｎｍと良好に
なった。
【００８３】また、透過型電子顕微鏡による断面観察の
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
【００８４】（実施例４）２００ミクロンの厚みを持っ
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、１０
０ｍＡ／ｃｍ2であった。この時の多孔質化速度は、
８．４μｍ／ｍｉｎ．であり２００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板全体は、２４分で多孔質化
された。
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、１０
０ｍＡ／ｃｍ2であった。この時の多孔質化速度は、
８．４μｍ／ｍｉｎ．であり２００ミクロンの厚みを持
ったＰ型（１００）Ｓｉ基板全体は、２４分で多孔質化
された。
【００８５】該Ｐ型（１００）多孔質Ｓｉ基板上にＣＶ
Ｄ法により、Ｓｉエピタキシャル層を１ミクロン低温成
長させた。堆積条件は、以下のとおりである。
Ｄ法により、Ｓｉエピタキシャル層を１ミクロン低温成
長させた。堆積条件は、以下のとおりである。
【００８６】ガス：ＳｉＨ4（０．６ｌ／ｍｉｎ），Ｈ2
（１００ｌ／ｍｉｎ） 温度：８５０℃ 圧力：４０Ｔｏｒｒ 成長速度：０．３ｕｍ／ｍｉｎ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化し
た。該熱酸化膜上に光学研摩を施した５００℃近辺に軟
化点のあるガラス基板を重ねあわせ、酸素雰囲気中で４
５０℃、０．５時間加熱することにより、両者の基板
は、強固に接合された。
（１００ｌ／ｍｉｎ） 温度：８５０℃ 圧力：４０Ｔｏｒｒ 成長速度：０．３ｕｍ／ｍｉｎ 次に、このエピタキシャル層の表面を５０ｎｍ熱酸化し
た。該熱酸化膜上に光学研摩を施した５００℃近辺に軟
化点のあるガラス基板を重ねあわせ、酸素雰囲気中で４
５０℃、０．５時間加熱することにより、両者の基板
は、強固に接合された。
【００８７】その後、該張り合わせた基板をバッファー
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
【００８８】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
低軟化点ガラス基板上に１μｍ厚みを持った単結晶Ｓｉ
層が形成できた。
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
低軟化点ガラス基板上に１μｍ厚みを持った単結晶Ｓｉ
層が形成できた。
【００８９】この後、水素雰囲気中、９００ｄｅｇ℃、
１０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
１０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
【００９０】また、透過型電子顕微鏡による断面観察の
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
【００９１】（実施例５）５２５ミクロンの厚みを持っ
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、５ｍ
Ａ／ｃｍ2であった。この時の多孔質化速度は、１μｍ
／ｍｉｎ．であり５２５ミクロンの厚みを持ったＰ型
（１００）Ｓｉ基板の表面は、２０μｍの多孔質化され
た。
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時の電流密度は、５ｍ
Ａ／ｃｍ2であった。この時の多孔質化速度は、１μｍ
／ｍｉｎ．であり５２５ミクロンの厚みを持ったＰ型
（１００）Ｓｉ基板の表面は、２０μｍの多孔質化され
た。
【００９２】該多孔質化した基板を酸素雰囲気中で、３
００℃、１時間熱処理を施した。
００℃、１時間熱処理を施した。
【００９３】該Ｐ型（１００）多孔質Ｓｉ基板上にバイ
アス スパッター法により、Ｓｉエピタキシャル層を
１．０ミクロン低温成長させた。成長条件は、以下のと
おりである。
アス スパッター法により、Ｓｉエピタキシャル層を
１．０ミクロン低温成長させた。成長条件は、以下のと
おりである。
【００９４】 ＲＦ周波数：１００ＭＨｚ 高周波電力：６００Ｗ 温度：３００℃ Ａｒガス圧力：８×１０-3Ｔｏｒｒ 成長時間：１２０分 ターゲット直流バイアス：−２００Ｖ 基板直流バイアス：＋５Ｖ 次に、このエピタキシャル層の表面に熱酸化法により５
００ｎｍの酸化シリコン層を形成した。該熱酸化膜上に
Ｓｉ基板を重ねあわせ、窒素雰囲気中で１０００℃、２
時間加熱することにより、両者の基板は、強固に接合さ
れた。
００ｎｍの酸化シリコン層を形成した。該熱酸化膜上に
Ｓｉ基板を重ねあわせ、窒素雰囲気中で１０００℃、２
時間加熱することにより、両者の基板は、強固に接合さ
れた。
【００９５】その後、多孔質化した基板側を裏面より研
削することにより多孔質化されていないシリコン基板領
域を除去し、多孔質層を露出させたるその後、該貼りあ
わせた基板をバッファード弗酸とアルコールと過酸化水
素水との混合液（１０：６：５０）で撹はんすることな
く選択エッチングする。２０分後には、単結晶Ｓｉ層だ
けがエッチングされずに残り、単結晶Ｓｉをエッチ・ス
トップの材料として、多孔質Ｓｉ基板は選択エッチング
され、完全に除去された。
削することにより多孔質化されていないシリコン基板領
域を除去し、多孔質層を露出させたるその後、該貼りあ
わせた基板をバッファード弗酸とアルコールと過酸化水
素水との混合液（１０：６：５０）で撹はんすることな
く選択エッチングする。２０分後には、単結晶Ｓｉ層だ
けがエッチングされずに残り、単結晶Ｓｉをエッチ・ス
トップの材料として、多孔質Ｓｉ基板は選択エッチング
され、完全に除去された。
【００９６】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
Ｓｉ基板上に５００ｎｍの酸化層を介して、０．７５μ
ｍの厚みを持った単結晶Ｓｉ層が形成できた。
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
Ｓｉ基板上に５００ｎｍの酸化層を介して、０．７５μ
ｍの厚みを持った単結晶Ｓｉ層が形成できた。
【００９７】この後、水素雰囲気中、９００ｄｅｇ℃、
１０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
１０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
【００９８】また、透過型電子顕微鏡による断面観察の
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
【００９９】（実施例６）６００ミクロンの厚みを持っ
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時電流密度は、５ｍＡ
／ｃｍ2であった。この時の多孔質化速度は、１μｍ／
ｍｉｎ．であり６００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板は、２０μｍの多孔質化された。
たＰ型（１００）単結晶Ｓｉ基板を５０％のＨＦ溶液中
において陽極化成を行った。この時電流密度は、５ｍＡ
／ｃｍ2であった。この時の多孔質化速度は、１μｍ／
ｍｉｎ．であり６００ミクロンの厚みを持ったＰ型（１
００）Ｓｉ基板は、２０μｍの多孔質化された。
【０１００】該Ｐ型（１００）多孔質Ｓｉ基板上に液相
成長法により、Ｓｉエピタキシャル層を１０ミクロン低
温成長させた。堆積条件は、以下のとおりである。
成長法により、Ｓｉエピタキシャル層を１０ミクロン低
温成長させた。堆積条件は、以下のとおりである。
【０１０１】 溶媒：Ｓｎ 成長温度：９００℃ 成長雰囲気：Ｈ2 成長時間：２０分 該Ｓｉエピタキシャル層上に表面に１μｍの酸化シリコ
ン層を形成した単結晶シリコン基板を重ねあわせ、酸素
雰囲気中で７００℃、５時間加熱することにより、両者
の基板は、強固に接合された。
ン層を形成した単結晶シリコン基板を重ねあわせ、酸素
雰囲気中で７００℃、５時間加熱することにより、両者
の基板は、強固に接合された。
【０１０２】その後、多孔質化した基板側を裏面より研
削することにより、多孔質化されていないシリコン基板
領域を除去し、多孔質層を露出させた。
削することにより、多孔質化されていないシリコン基板
領域を除去し、多孔質層を露出させた。
【０１０３】その後、該張り合わせた基板をバッファー
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０分後には、単結晶Ｓｉ層だけがエッチングされずに
残り、単結晶Ｓｉをエッチ・ストップの材料として、多
孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０分後には、単結晶Ｓｉ層だけがエッチングされずに
残り、単結晶Ｓｉをエッチ・ストップの材料として、多
孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
【０１０４】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く２０分後でも１０
オングストローム弱程度であり、多孔質層のエッチング
速度との選択比は十の五乗以上にも達し、非多孔質層に
おけるエッチング量（数十オングストローム）は実用上
無視できる膜厚減少である。すなわち、多孔質化された
Ｓｉ基板は除去され、表面に酸化層を有するシリコン基
板上に１０μｍ の厚みを持った単結晶Ｓｉ層が形成で
きた。
いするエッチング速度は、極めて低く２０分後でも１０
オングストローム弱程度であり、多孔質層のエッチング
速度との選択比は十の五乗以上にも達し、非多孔質層に
おけるエッチング量（数十オングストローム）は実用上
無視できる膜厚減少である。すなわち、多孔質化された
Ｓｉ基板は除去され、表面に酸化層を有するシリコン基
板上に１０μｍ の厚みを持った単結晶Ｓｉ層が形成で
きた。
【０１０５】この後、水素雰囲気中、９５０℃、８０Ｔ
ｏｒｒで熱処理を施した。この試料を原子間力顕微鏡等
により表面の平坦性を評価したところ、表面のラフネス
は水素処理前の荒れ２０ｎｍが１．７ｎｍと良好になっ
た。
ｏｒｒで熱処理を施した。この試料を原子間力顕微鏡等
により表面の平坦性を評価したところ、表面のラフネス
は水素処理前の荒れ２０ｎｍが１．７ｎｍと良好になっ
た。
【０１０６】また、透過型電子顕微鏡による断面観察の
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
結果、Ｓｉ層には新たな結晶欠陥は導入されておらず、
良好な結晶性が維持されていることが確認された。
【０１０７】（実施例７）２００ミクロンの厚みを持っ
たＰ型（１００）Ｓｉ基板上にＣＶＤ法により、Ｓｉエ
ピタキシャル層を０．５ミクロン成長させた。堆積条件
は、以下の通りである。
たＰ型（１００）Ｓｉ基板上にＣＶＤ法により、Ｓｉエ
ピタキシャル層を０．５ミクロン成長させた。堆積条件
は、以下の通りである。
【０１０８】 反応ガス流量：ＳｉＨ2Ｃｌ2 １０００ＳＣＣＭ ：Ｈ2 ２３０／ｍｉｎ 温度：１０８０℃ 圧力：８０Ｔｏｒｒ 時間：１ｍｉｎ この基板を５０％のＨＦ溶液中において陽極化成を行っ
た。この時の電流密度は、１００ｍＡ／ｃｍ2であっ
た。この時の多孔質化速度は、８．４μｍ／ｍｉｎであ
り２００ミクロンの厚みを持ったＰ型（１００）Ｓｉ基
板全体は、２４分で多孔質化された。前述したようにこ
の陽極化成では、Ｐ型（１００）Ｓｉ基板のみが多孔質
化されＳｉエピタキシャル層には変化がなかった。
た。この時の電流密度は、１００ｍＡ／ｃｍ2であっ
た。この時の多孔質化速度は、８．４μｍ／ｍｉｎであ
り２００ミクロンの厚みを持ったＰ型（１００）Ｓｉ基
板全体は、２４分で多孔質化された。前述したようにこ
の陽極化成では、Ｐ型（１００）Ｓｉ基板のみが多孔質
化されＳｉエピタキシャル層には変化がなかった。
【０１０９】次に、このエピタキシャル層の表面を５０
ｎｍ熱酸化した。該熱酸化膜上に光学研摩を施した溶液
石英ガラス（Ｆｕｓｅｄ Ｓｉｌｉｃａｌ）基板を重ね
あわせ、酸素雰囲気中で８００℃、３時間加熱すること
により、両者の基板は、強固に接合された。
ｎｍ熱酸化した。該熱酸化膜上に光学研摩を施した溶液
石英ガラス（Ｆｕｓｅｄ Ｓｉｌｉｃａｌ）基板を重ね
あわせ、酸素雰囲気中で８００℃、３時間加熱すること
により、両者の基板は、強固に接合された。
【０１１０】その後、該張り合わせた基板をバッファー
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
【０１１１】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
Ｓｉ3Ｎ4層を除去した後には、溶融石英ガラス基板上に
０．５μｍの厚みを持った単結晶Ｓｉ層が形成できた。
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
Ｓｉ3Ｎ4層を除去した後には、溶融石英ガラス基板上に
０．５μｍの厚みを持った単結晶Ｓｉ層が形成できた。
【０１１２】この後、水素雰囲気中、９５０ｄｅｇ℃、
８０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
８０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
【０１１３】透過型電子顕微鏡による断面観察の結果、
Ｓｉ層には新たな結晶欠陥は導入されておらず、良好な
結晶性が維持されていることが確認された。
Ｓｉ層には新たな結晶欠陥は導入されておらず、良好な
結晶性が維持されていることが確認された。
【０１１４】（実施例８）２００ミクロンの厚みを持っ
たＰ型（１００）Ｓｉ基板表面にプロトンのイオン注入
によって、Ｎ型Ｓｉ層を１ミクロン形成した。Ｈ＋ 注
入量は、５×１０15（ｉｏｎｓ／ｃｍ2）であった。こ
の基板を５０％のＨＦ溶液中において陽極化成を行っ
た。この時の電流密度は、１００ｍＡ／ｃｍ2であっ
た。この時の多孔質化速度は、８．４μｍ／ｍｉｎ．で
あり、２００ミクロンの厚みを持ったＰ型（１００）Ｓ
ｉ基板全体は、２４分で多孔質化された。前述したよう
にこの陽極化成では、Ｐ型（１００）Ｓｉ基板のみが多
孔質化されＮ型Ｓｉ層には変化がなかった。
たＰ型（１００）Ｓｉ基板表面にプロトンのイオン注入
によって、Ｎ型Ｓｉ層を１ミクロン形成した。Ｈ＋ 注
入量は、５×１０15（ｉｏｎｓ／ｃｍ2）であった。こ
の基板を５０％のＨＦ溶液中において陽極化成を行っ
た。この時の電流密度は、１００ｍＡ／ｃｍ2であっ
た。この時の多孔質化速度は、８．４μｍ／ｍｉｎ．で
あり、２００ミクロンの厚みを持ったＰ型（１００）Ｓ
ｉ基板全体は、２４分で多孔質化された。前述したよう
にこの陽極化成では、Ｐ型（１００）Ｓｉ基板のみが多
孔質化されＮ型Ｓｉ層には変化がなかった。
【０１１５】次に、このＮ型単結晶層の表面を５０ｎｍ
熱酸化した。該熱酸化膜上に光学研磨を施した溶融石英
ガラス基板を重ねあわせ、酸素雰囲気中で８００℃、
０．５時間加熱することにより、両者の基板は、強固に
接合された。
熱酸化した。該熱酸化膜上に光学研磨を施した溶融石英
ガラス基板を重ねあわせ、酸素雰囲気中で８００℃、
０．５時間加熱することにより、両者の基板は、強固に
接合された。
【０１１６】減圧ＣＶＤ法によってＳｉ3Ｎ4を０．１μ
ｍ堆積して、貼りあわせた２枚の基板を被覆して、多孔
質基板上の窒化膜のみを反応性イオンエッチングよって
除去する。
ｍ堆積して、貼りあわせた２枚の基板を被覆して、多孔
質基板上の窒化膜のみを反応性イオンエッチングよって
除去する。
【０１１７】その後、該張り合わせた基板をバッファー
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
ド弗酸とアルコールと過酸化水素水との混合液（１０：
６：５０）で撹はんすることなく選択エッチングする。
２０４分後には、単結晶Ｓｉ層だけがエッチングされず
に残り、単結晶Ｓｉをエッチ・ストップの材料として、
多孔質Ｓｉ基板は選択エッチングされ、完全に除去され
た。
【０１１８】非多孔質Ｓｉ単結晶の該エッチング液にた
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
Ｓｉ3Ｎ4層を除去した後には、ガラス基板上に１．０μ
ｍの厚みを持った単結晶Ｓｉ層が形成できた。
いするエッチング速度は、極めて低く２０４分後でも４
０オングストローム弱程度であり、多孔質層のエッチン
グ速度との選択比は十の五乗以上にも達し、非多孔質層
におけるエッチング量（数十オングストローム）は実用
上無視できる膜厚減少である。すなわち、２００ミクロ
ンの厚みをもった多孔質化されたＳｉ基板は除去され、
Ｓｉ3Ｎ4層を除去した後には、ガラス基板上に１．０μ
ｍの厚みを持った単結晶Ｓｉ層が形成できた。
【０１１９】また、Ｓｉ3Ｎ4層の代わりに、アピエゾン
ワックス、或いは、エレクトロンワックスを被覆した場
合にも同様の効果があり、多孔質化されたＳｉ基板のみ
を完全に除去しえる。
ワックス、或いは、エレクトロンワックスを被覆した場
合にも同様の効果があり、多孔質化されたＳｉ基板のみ
を完全に除去しえる。
【０１２０】この後、水素雰囲気中、９５０ｄｅｇ℃、
８０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
８０Ｔｏｒｒで熱処理を施した。この試料を原子間力顕
微鏡等により表面の平坦性を評価したところ、表面のラ
フネスは水素処理前の荒れ２０ｎｍが１．７ｎｍと良好
になった。
【０１２１】透過電子顕微鏡による断面観察の結果、Ｓ
ｉ層には新たな結晶欠陥は導入されておらず、良好な結
晶性が維持されていることが確認された。
ｉ層には新たな結晶欠陥は導入されておらず、良好な結
晶性が維持されていることが確認された。
【０１２２】
【発明の効果】以上詳述したように、本発明によれば、
上記したような問題点及び上記したような要求に答え得
る半導体基板の作製方法を提案することができる。
上記したような問題点及び上記したような要求に答え得
る半導体基板の作製方法を提案することができる。
【０１２３】また、本発明によれば、表面に絶縁層を有
する基体、ないしは、ガラスに代表される光透過性絶縁
物基板上に結晶性、及び、表面平坦性が単結晶ウエハ−
並に優れたＳｉ結晶層を得るうえで、生産性、均一性、
制御性、経済性の面において卓越した方法を提供するこ
とができる。
する基体、ないしは、ガラスに代表される光透過性絶縁
物基板上に結晶性、及び、表面平坦性が単結晶ウエハ−
並に優れたＳｉ結晶層を得るうえで、生産性、均一性、
制御性、経済性の面において卓越した方法を提供するこ
とができる。
【０１２４】特に、本発明によれば、単結晶シリコン薄
層表面を研磨や、エッチングなどの該単結晶シリコン薄
層を除去したりせずに、該表面を平坦化できるので、基
板面内における単結晶シリコン薄層の膜厚のばら付きを
低減できる。
層表面を研磨や、エッチングなどの該単結晶シリコン薄
層を除去したりせずに、該表面を平坦化できるので、基
板面内における単結晶シリコン薄層の膜厚のばら付きを
低減できる。
【０１２５】更に本発明によれば、従来のＳＯＩデバイ
スの利点を実現し、応用可能な半導体基板の作製方法を
提案することができる。
スの利点を実現し、応用可能な半導体基板の作製方法を
提案することができる。
【０１２６】また、本発明によれば、ＳＯＩ構造の大規
模集積回路を作製する際にも、高価なＳＯＳや、ＳＩＭ
ＯＸの代替足り得る半導体基板の作製方法を提案するこ
とができる。
模集積回路を作製する際にも、高価なＳＯＳや、ＳＩＭ
ＯＸの代替足り得る半導体基板の作製方法を提案するこ
とができる。
【０１２７】本発明によれば、元々良質な単結晶Ｓｉ基
板を出発材料として、単結晶層を表面にのみに残して下
部のＳｉ基板を化学的に除去して光透過性絶縁物基板上
に移設させるものであり、実施例にも詳細に記述したよ
うに、多数処理を短時間に行うことが可能となり、その
生産性と経済性に多大の進歩がある。
板を出発材料として、単結晶層を表面にのみに残して下
部のＳｉ基板を化学的に除去して光透過性絶縁物基板上
に移設させるものであり、実施例にも詳細に記述したよ
うに、多数処理を短時間に行うことが可能となり、その
生産性と経済性に多大の進歩がある。
【図１】本発明の工程を説明するための模式図である。
【図２】多孔質と非多孔質Ｓｉのエッチング特性を示す
グラフ図である。
グラフ図である。
【図３】本発明の工程を説明するための模式図である。
【図４】本発明の工程を説明するための模式図である。
【図５】非多孔質シリコン単結晶の表面の結晶の構造を
示す図である。
示す図である。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｐ 9169−4Ｍ
Claims (20)
- 【請求項１】 シリコン基板を多孔質化する工程、該多
孔質上に非多孔質シリコン単結晶層を形成して第１の基
板を形成する工程、該非多孔質シリコン単結晶層表面
を、絶縁層を介して第２の基板に貼り合わせた後、該多
孔質化したシリコン基板を化学エッチング液に浸すこと
によって、多孔質Ｓｉを除去する工程と、単結晶シリコ
ンの融点より低い温度の還元性雰囲気中で熱処理する工
程とを有することを特徴とする半導体基板の作製方法。 - 【請求項２】 前記還元性雰囲気は、水素雰囲気である
請求項１に記載の半導体基板の作製方法。 - 【請求項３】 前記還元性雰囲気中での熱処理は、大気
圧以下の圧力で実施する請求項１〜２に記載の半導体基
板の作製方法。 - 【請求項４】 前記第１の基板は、シリコン基板を多孔
質化する工程、該多孔質上に非多孔質シリコン単結晶層
を形成する工程により、形成する請求項１〜３に記載の
半導体基板の作製方法。 - 【請求項５】 前記第１の基板は、一方の面側をＮ型に
したシリコン基板の他方の面側を多孔質化する工程によ
り形成する請求項１〜３に記載の半導体基板の作製方
法。 - 【請求項６】 前記他方の面側がＰ型にされている請求
項５に記載の半導体基板の作製方法。 - 【請求項７】 前記Ｎ型とされた領域の厚さが５０ミク
ロン以下である請求項５に記載の半導体基板の作製方
法。 - 【請求項８】 前記Ｎ型のシリコンはプロトン照射また
はエピタキシアル成長により形成されている請求項５に
記載の半導体基板の作製方法。 - 【請求項９】 前記非多孔質シリコン単結晶層の表面に
形成する絶縁物層は、酸化シリコン層である請求項１〜
８に記載の半導体基板の作製方法。 - 【請求項１０】 前記非多孔質シリコン単結晶層の表面
に形成する酸化シリコン層は熱酸化法により形成する請
求項８に記載の半導体基板の作製方法。 - 【請求項１１】 前記多孔質シリコンの選択エッチング
は、ＨＦを含む溶液による請求項１〜１０に記載の半導
体基板の作製方法。 - 【請求項１２】 前記多孔質化シリコン基板上に形成さ
れた前記シリコン単結晶の厚さが２０ミクロン以下であ
る請求項４に記載の半導体基板の作製方法。 - 【請求項１３】 前記第２の基板は、シリコン基板であ
る請求項１〜１２に記載の半導体基板の作製方法。 - 【請求項１４】 前記第２の基板は、光透過性基板であ
る請求項１〜１２に記載の半導体基板の作製方法。 - 【請求項１５】 前記貼り合わせ工程が酸素を含む雰囲
気中で行われる工程を含む請求項１〜１４に記載の半導
体基板の作製方法。 - 【請求項１６】 前記貼り合わせ工程が窒素を含む雰囲
気中で行われる工程を含む請求項１〜１４に記載の半導
体基板の作製方法。 - 【請求項１７】 前記非多孔質シリコン単結晶層は、エ
ピタキシャル成長により形成される請求項４に記載の半
導体基板の作製方法。 - 【請求項１８】 前記非多孔質シリコン単結晶層は分子
線エピタキシャル法、プラズマＣＶＤ法、熱ＣＶＤ法、
光ＣＶＤ法、液相成長法、バイアス・スパッタ−法から
選ばれる方法によって形成される請求項１７に記載の半
導体基板の作製方法。 - 【請求項１９】 前記多孔質化する工程は陽極化成であ
る請求項１〜１８に記載の半導体基板の作製方法。 - 【請求項２０】 前記陽極化成はＨＦ溶液中で行われる
請求項１９に記載の半導体基板の作製方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1652392A JP2994837B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板 |
| EP00113703A EP1043768B1 (en) | 1992-01-30 | 1993-01-29 | Process for producing semiconductor substrates |
| DE69333619T DE69333619T2 (de) | 1992-01-30 | 1993-01-29 | Herstellungsverfahren für Halbleitersubstrate |
| DE69334324T DE69334324D1 (de) | 1992-01-30 | 1993-01-29 | Herstellungsverfahren für Halbleitersubstrat |
| EP02009679A EP1251556B1 (en) | 1992-01-30 | 1993-01-29 | Process for producing semiconductor substrate |
| DE69333152T DE69333152T2 (de) | 1992-01-30 | 1993-01-29 | Verfahren zur Herstellung eines Halbleitersubstrates |
| EP93101413A EP0553852B1 (en) | 1992-01-30 | 1993-01-29 | Process for producing semiconductor substrate |
| US08/402,975 US5869387A (en) | 1992-01-30 | 1995-03-13 | Process for producing semiconductor substrate by heating to flatten an unpolished surface |
| US09/118,872 US6121117A (en) | 1992-01-30 | 1998-07-20 | Process for producing semiconductor substrate by heat treating |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1652392A JP2994837B2 (ja) | 1992-01-31 | 1992-01-31 | 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21722299A Division JP3342442B2 (ja) | 1999-07-30 | 1999-07-30 | 半導体基板の作製方法及び半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05217821A true JPH05217821A (ja) | 1993-08-27 |
| JP2994837B2 JP2994837B2 (ja) | 1999-12-27 |
Family
ID=11918636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1652392A Expired - Lifetime JP2994837B2 (ja) | 1992-01-30 | 1992-01-31 | 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994837B2 (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062343A1 (en) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Soi wafer and method for producing soi wafer |
| US6171982B1 (en) | 1997-12-26 | 2001-01-09 | Canon Kabushiki Kaisha | Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same |
| US6238990B1 (en) | 1997-11-05 | 2001-05-29 | Shin-Etsu Handotai, Co., Ltd. | Method for heat treatment of SOI wafer and SOI wafer heat-treated by the method |
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
| US6258244B1 (en) | 1997-05-14 | 2001-07-10 | Canon Kabushiki Kaisha | Treating method and apparatus utilizing chemical reaction |
| US6407367B1 (en) | 1997-12-26 | 2002-06-18 | Canon Kabushiki Kaisha | Heat treatment apparatus, heat treatment process employing the same, and process for producing semiconductor article |
| US6413874B1 (en) | 1997-12-26 | 2002-07-02 | Canon Kabushiki Kaisha | Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same |
| US6528387B1 (en) | 1997-06-19 | 2003-03-04 | Asahi Kasei Kabushiki Kaisha | SOI substrate and process for preparing the same, and semiconductor device and process for preparing the same |
| US6566255B2 (en) | 2000-09-28 | 2003-05-20 | Canon Kabushiki Kaisha | SOI annealing method and SOI manufacturing method |
| US6613638B2 (en) | 2000-09-29 | 2003-09-02 | Canon Kabushiki Kaisha | Soi annealing method for reducing HF defects, with lamp, without crystal original particle (COP) |
| US6660606B2 (en) | 2000-09-29 | 2003-12-09 | Canon Kabushiki Kaisha | Semiconductor-on-insulator annealing method |
| US7029993B1 (en) | 1999-08-20 | 2006-04-18 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for treating substrates for microelectronics and substrates obtained according to said method |
| US7256104B2 (en) | 2003-05-21 | 2007-08-14 | Canon Kabushiki Kaisha | Substrate manufacturing method and substrate processing apparatus |
| JP2009206527A (ja) * | 1998-07-15 | 2009-09-10 | Semiconductor Energy Lab Co Ltd | マイクロプロセッサおよびｒｉｓｃプロセッサ |
| JP2009224769A (ja) * | 2008-02-18 | 2009-10-01 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010045391A (ja) * | 1997-06-30 | 2010-02-25 | Max-Planck-Ges Zur Foerderung Der Wissenschaften Ev | 層状構造体製造方法、半導体基板、素子回路製造方法、及び太陽電池素子の直列接続回路 |
| JP2010226124A (ja) * | 1998-07-29 | 2010-10-07 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| US8043935B2 (en) | 2008-11-27 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device |
| US8048754B2 (en) | 2008-09-29 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate and method for manufacturing single crystal semiconductor layer |
| US8846496B2 (en) | 2010-04-28 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of single crystal semiconductor film and manufacturing method of electrode |
| USRE49365E1 (en) | 2014-08-01 | 2023-01-10 | Soitec | Structure for radio-frequency applications |
-
1992
- 1992-01-31 JP JP1652392A patent/JP2994837B2/ja not_active Expired - Lifetime
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258244B1 (en) | 1997-05-14 | 2001-07-10 | Canon Kabushiki Kaisha | Treating method and apparatus utilizing chemical reaction |
| US6528387B1 (en) | 1997-06-19 | 2003-03-04 | Asahi Kasei Kabushiki Kaisha | SOI substrate and process for preparing the same, and semiconductor device and process for preparing the same |
| JP2010045391A (ja) * | 1997-06-30 | 2010-02-25 | Max-Planck-Ges Zur Foerderung Der Wissenschaften Ev | 層状構造体製造方法、半導体基板、素子回路製造方法、及び太陽電池素子の直列接続回路 |
| US6255731B1 (en) | 1997-07-30 | 2001-07-03 | Canon Kabushiki Kaisha | SOI bonding structure |
| US6238990B1 (en) | 1997-11-05 | 2001-05-29 | Shin-Etsu Handotai, Co., Ltd. | Method for heat treatment of SOI wafer and SOI wafer heat-treated by the method |
| EP1993123A2 (en) | 1997-12-26 | 2008-11-19 | Canon Kabushiki Kaisha | Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same |
| US6171982B1 (en) | 1997-12-26 | 2001-01-09 | Canon Kabushiki Kaisha | Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same |
| US6407367B1 (en) | 1997-12-26 | 2002-06-18 | Canon Kabushiki Kaisha | Heat treatment apparatus, heat treatment process employing the same, and process for producing semiconductor article |
| US6413874B1 (en) | 1997-12-26 | 2002-07-02 | Canon Kabushiki Kaisha | Method and apparatus for etching a semiconductor article and method of preparing a semiconductor article by using the same |
| US6506665B1 (en) | 1997-12-26 | 2003-01-14 | Canon Kabushiki Kaisha | Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same |
| JP2009206527A (ja) * | 1998-07-15 | 2009-09-10 | Semiconductor Energy Lab Co Ltd | マイクロプロセッサおよびｒｉｓｃプロセッサ |
| JP2010226124A (ja) * | 1998-07-29 | 2010-10-07 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板の作製方法 |
| WO2000062343A1 (en) * | 1999-04-09 | 2000-10-19 | Shin-Etsu Handotai Co., Ltd. | Soi wafer and method for producing soi wafer |
| US6461939B1 (en) | 1999-04-09 | 2002-10-08 | Shin-Etsu Handotai Co., Ltd. | SOI wafers and methods for producing SOI wafer |
| US7029993B1 (en) | 1999-08-20 | 2006-04-18 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for treating substrates for microelectronics and substrates obtained according to said method |
| US7288418B2 (en) | 1999-08-20 | 2007-10-30 | S.O.O.Tec Silicon On Insulator Technologies | Process for treating substrates for the microelectronics industry, and substrates obtained by this process |
| US6566255B2 (en) | 2000-09-28 | 2003-05-20 | Canon Kabushiki Kaisha | SOI annealing method and SOI manufacturing method |
| US6613638B2 (en) | 2000-09-29 | 2003-09-02 | Canon Kabushiki Kaisha | Soi annealing method for reducing HF defects, with lamp, without crystal original particle (COP) |
| US6858508B2 (en) | 2000-09-29 | 2005-02-22 | Canon Kabushiki Kaisha | SOI annealing method |
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