JPH05217942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05217942A JPH05217942A JP4022432A JP2243292A JPH05217942A JP H05217942 A JPH05217942 A JP H05217942A JP 4022432 A JP4022432 A JP 4022432A JP 2243292 A JP2243292 A JP 2243292A JP H05217942 A JPH05217942 A JP H05217942A
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- Japan
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- thin film
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 コンタクトにおける拡散バリアの段差被覆性
を向上させ、低抵抗コンタクトを可能にする。 【構成】 半導体基板１１上に第１の絶縁膜１２および
第２の絶縁膜１３を堆積してエッチングによってコンタ
クト１４を形成する。次に、第２の絶縁膜１３を堆積し
た後エッチバックを施してコンタクト１４内にサイドウ
ォール１５を形成する。次に、第２の絶縁膜１３,サイ
ドウォール１５及びコンタクト１４内の半導体基板１１
の表面にスパッタ法によって低抵抗導電性薄膜１６を堆
積し、更に低抵抗金属材料薄膜１７を堆積してコンタク
ト１４内を埋め尽くす。こうして、サイドウォール１５
での補強によって拡散バリアの段差被覆性を向上させ、
優れた拡散バリア性を有する低抵抗コンタクトを形成す
る。
を向上させ、低抵抗コンタクトを可能にする。 【構成】 半導体基板１１上に第１の絶縁膜１２および
第２の絶縁膜１３を堆積してエッチングによってコンタ
クト１４を形成する。次に、第２の絶縁膜１３を堆積し
た後エッチバックを施してコンタクト１４内にサイドウ
ォール１５を形成する。次に、第２の絶縁膜１３,サイ
ドウォール１５及びコンタクト１４内の半導体基板１１
の表面にスパッタ法によって低抵抗導電性薄膜１６を堆
積し、更に低抵抗金属材料薄膜１７を堆積してコンタク
ト１４内を埋め尽くす。こうして、サイドウォール１５
での補強によって拡散バリアの段差被覆性を向上させ、
優れた拡散バリア性を有する低抵抗コンタクトを形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、基板への拡散が懸念
される低抵抗金属材料薄膜を半導体基板上に形成する半
導体装置の製造方法に関する。
される低抵抗金属材料薄膜を半導体基板上に形成する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置における半導体基板と
配線材料との電気的接触を得る為に、配線材料と半導体
基板とを直接接触させるようにしている。図３はこうし
て形成された金属酸化物半導体トランジスタ(以下、Ｍ
ＯＳトランジスタと略称する)の断面図である。
配線材料との電気的接触を得る為に、配線材料と半導体
基板とを直接接触させるようにしている。図３はこうし
て形成された金属酸化物半導体トランジスタ(以下、Ｍ
ＯＳトランジスタと略称する)の断面図である。
【０００３】図３において、１は半導体基板、２はソー
ス部、３はドレイン部、４はゲート部、５は選択酸化法
によって形成された酸化膜(以下、ＬＯＣＯＳ酸化膜と
略称する)、６はフィールド酸化膜、７はアルミニウム
あるいはその合金等の配線材料で形成された配線部であ
る。このＭＯＳトランジスタは、ソース部２およびドレ
イン部３表面上における絶縁膜開口部８において、配線
部７と半導体基板１におけるソース部２あるいはドレイ
ン部３とが直接接触している。
ス部、３はドレイン部、４はゲート部、５は選択酸化法
によって形成された酸化膜(以下、ＬＯＣＯＳ酸化膜と
略称する)、６はフィールド酸化膜、７はアルミニウム
あるいはその合金等の配線材料で形成された配線部であ
る。このＭＯＳトランジスタは、ソース部２およびドレ
イン部３表面上における絶縁膜開口部８において、配線
部７と半導体基板１におけるソース部２あるいはドレイ
ン部３とが直接接触している。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
ＭＯＳトランジスタでは、配線部７と半導体基板１とを
直接接触して半導体基板１と配線材料との電気的接触を
得るようにしている。ところが、スパッタ法等によって
形成されたアルミニウム系配線の段差被覆性が悪いため
に、ＭＯＳトランジスタ素子の微細化に伴って、ホトリ
ソグラフィ工程でのアライメントマージンが少ないこと
やアスペクト比の増大に伴って配線の信頼性が低下する
こと、更には高速の素子動作を阻害する配線自身の抵抗
が無視できないこと等の欠点が生じる。
ＭＯＳトランジスタでは、配線部７と半導体基板１とを
直接接触して半導体基板１と配線材料との電気的接触を
得るようにしている。ところが、スパッタ法等によって
形成されたアルミニウム系配線の段差被覆性が悪いため
に、ＭＯＳトランジスタ素子の微細化に伴って、ホトリ
ソグラフィ工程でのアライメントマージンが少ないこと
やアスペクト比の増大に伴って配線の信頼性が低下する
こと、更には高速の素子動作を阻害する配線自身の抵抗
が無視できないこと等の欠点が生じる。
【０００５】そこで、最近、アルミニウム系の材料に変
わって、より低抵抗の銅を用いた配線技術がクローズア
ップされている。ところで、これまでの配線技術におい
ては、良好な銅配線を得るには下地基板への銅拡散をい
かにして防止するかが鍵となっており、スパッタ法によ
って拡散バリアを下地基板上に堆積した後に銅を堆積す
る方法が用いられている。
わって、より低抵抗の銅を用いた配線技術がクローズア
ップされている。ところで、これまでの配線技術におい
ては、良好な銅配線を得るには下地基板への銅拡散をい
かにして防止するかが鍵となっており、スパッタ法によ
って拡散バリアを下地基板上に堆積した後に銅を堆積す
る方法が用いられている。
【０００６】しかしながら、このスパッタ法によって拡
散バリアを下地基板上に堆積した後に銅を堆積する方法
においては、近年のデバイスの微細化/高集積化に伴っ
てコンタクトホールの開口径がサブハーフミクロンレベ
ルに達するため、通常のＭＯＳトランジスタ構造を取っ
た場合には、スパッタ法による拡散バリアの段差被覆性
が低下してしまうという問題がある。
散バリアを下地基板上に堆積した後に銅を堆積する方法
においては、近年のデバイスの微細化/高集積化に伴っ
てコンタクトホールの開口径がサブハーフミクロンレベ
ルに達するため、通常のＭＯＳトランジスタ構造を取っ
た場合には、スパッタ法による拡散バリアの段差被覆性
が低下してしまうという問題がある。
【０００７】そこで、この発明の目的は、コンタクトに
おける拡散バリアの段差被覆性を向上させて、優れた拡
散バリア性を有する低抵抗コンタクトを可能にする半導
体装置の製造方法を提供することにある。
おける拡散バリアの段差被覆性を向上させて、優れた拡
散バリア性を有する低抵抗コンタクトを可能にする半導
体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の製造方法は、表面が絶縁膜
によって部分的に被覆された半導体基板上に低抵抗金属
材料薄膜を形成して上記半導体基板と低抵抗金属材料薄
膜とを上記半導体基板の開口部において電気的に接触さ
せる半導体装置の製造方法において、表面が第１の絶縁
膜によって部分的に被覆された上記半導体基板上に第２
の絶縁膜を堆積した後にエッチバックして上記開口部を
形成する上記第１の絶縁膜の側面に上記第２の絶縁膜に
よるサイドウォールを形成する工程と、少なくとも上記
サイドウォールおよび開口部における半導体基板の表面
に低抵抗導電性薄膜を堆積する工程と、上記低抵抗導電
性薄膜上に上記低抵抗金属材料薄膜を堆積する工程を備
えたことを特徴としている。
め、この発明の半導体装置の製造方法は、表面が絶縁膜
によって部分的に被覆された半導体基板上に低抵抗金属
材料薄膜を形成して上記半導体基板と低抵抗金属材料薄
膜とを上記半導体基板の開口部において電気的に接触さ
せる半導体装置の製造方法において、表面が第１の絶縁
膜によって部分的に被覆された上記半導体基板上に第２
の絶縁膜を堆積した後にエッチバックして上記開口部を
形成する上記第１の絶縁膜の側面に上記第２の絶縁膜に
よるサイドウォールを形成する工程と、少なくとも上記
サイドウォールおよび開口部における半導体基板の表面
に低抵抗導電性薄膜を堆積する工程と、上記低抵抗導電
性薄膜上に上記低抵抗金属材料薄膜を堆積する工程を備
えたことを特徴としている。
【０００９】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。図１は本実施例の半導体装置の製造方法に係
る各製造工程における断面図である。以下、図１に従っ
て本実施例における半導体装置の製造方法について説明
する。
説明する。図１は本実施例の半導体装置の製造方法に係
る各製造工程における断面図である。以下、図１に従っ
て本実施例における半導体装置の製造方法について説明
する。
【００１０】先ず、図１(a)に示すように、半導体基板
１１上に第１の絶縁膜１２およびこの第１の絶縁膜１２
と異種の第２の絶縁膜１３を堆積する。そして、コンタ
クト箇所の両絶縁膜１２,１３をエッチングしてサブハ
ーフミクロンの開口径を有するコンタクト１４を形成す
る。次に、図１(b)に示すように、表面全体に再度第２
の絶縁膜１３を堆積した後にエッチバックを施す。そし
て、図１(c)に示すように、コンタクト１４の内部にサ
イドウォール１５を形成する。さらに、図１(d)に示す
ように、表面に例えばスパッタ法によって低抵抗導電性
薄膜１６を堆積する。
１１上に第１の絶縁膜１２およびこの第１の絶縁膜１２
と異種の第２の絶縁膜１３を堆積する。そして、コンタ
クト箇所の両絶縁膜１２,１３をエッチングしてサブハ
ーフミクロンの開口径を有するコンタクト１４を形成す
る。次に、図１(b)に示すように、表面全体に再度第２
の絶縁膜１３を堆積した後にエッチバックを施す。そし
て、図１(c)に示すように、コンタクト１４の内部にサ
イドウォール１５を形成する。さらに、図１(d)に示す
ように、表面に例えばスパッタ法によって低抵抗導電性
薄膜１６を堆積する。
【００１１】その後、図１(e)に示すように、表面全体
に配線材料である低抵抗金属材料薄膜１７を堆積する。
このようにして形成された低抵抗金属材料薄膜１７を用
いた配線では、半導体基板１１との境界に低抵抗導電性
薄膜１６による低抵抗コンタクトを与え、かつ半導体基
板１１および第１の絶縁膜１２への低抵抗金属材料の拡
散を抑制する低抵抗導電性薄膜１６やサイドウォール１
５から成る拡散バリアが形成されるために、コンタクト
特性の劣化が見られないのである。また、上記コンタク
ト１４内にはサイドウォール１５が形成されるので、コ
ンタクトにおける上記拡散バリアの段差被覆性が向上す
るのである。
に配線材料である低抵抗金属材料薄膜１７を堆積する。
このようにして形成された低抵抗金属材料薄膜１７を用
いた配線では、半導体基板１１との境界に低抵抗導電性
薄膜１６による低抵抗コンタクトを与え、かつ半導体基
板１１および第１の絶縁膜１２への低抵抗金属材料の拡
散を抑制する低抵抗導電性薄膜１６やサイドウォール１
５から成る拡散バリアが形成されるために、コンタクト
特性の劣化が見られないのである。また、上記コンタク
ト１４内にはサイドウォール１５が形成されるので、コ
ンタクトにおける上記拡散バリアの段差被覆性が向上す
るのである。
【００１２】図２は、本実施例における半導体装置の製
造方法を適応して製造したＭＯＳ電界効果トランジスタ
(以下、ＭＯＳ−ＦＥＴと略称する)の断面図である。図
２において、２１はシリコン基板、２２はソース部、２
３はドレイン部、２４はゲート部、２５はＬＯＣＯＳ酸
化膜、２６はフィールド酸化膜(層間絶縁膜)、２７は低
抵抗金属材料薄膜としての銅配線、２８はフィールド酸
化膜２６への銅の拡散を防止するシリコン窒化膜のサイ
ドウォール、２９はシリコン基板２１への銅の拡散を防
止する低抵抗導電性薄膜としてのチタン膜である。
造方法を適応して製造したＭＯＳ電界効果トランジスタ
(以下、ＭＯＳ−ＦＥＴと略称する)の断面図である。図
２において、２１はシリコン基板、２２はソース部、２
３はドレイン部、２４はゲート部、２５はＬＯＣＯＳ酸
化膜、２６はフィールド酸化膜(層間絶縁膜)、２７は低
抵抗金属材料薄膜としての銅配線、２８はフィールド酸
化膜２６への銅の拡散を防止するシリコン窒化膜のサイ
ドウォール、２９はシリコン基板２１への銅の拡散を防
止する低抵抗導電性薄膜としてのチタン膜である。
【００１３】図２のＭＯＳ−ＦＥＴにおけるソース部２
２およびドレイン部２３とのコンタクト部には、図１で
既に説明したように、通常のＭＯＳ製造プロセスに従っ
てソース部２２およびドレイン部２３上のフィールド絶
縁膜２６およびシリコン窒化膜をエッチングしてコンタ
クト開口部を形成した後エッチバックして、コンタクト
内部にシリコン窒化膜のサイドウォール２８を形成す
る。そして、コンタクト内および配線形成箇所にチタン
膜２９を堆積してパターニングし、さらに銅薄膜を堆積
してパターニングを施して銅配線２７を形成する。
２およびドレイン部２３とのコンタクト部には、図１で
既に説明したように、通常のＭＯＳ製造プロセスに従っ
てソース部２２およびドレイン部２３上のフィールド絶
縁膜２６およびシリコン窒化膜をエッチングしてコンタ
クト開口部を形成した後エッチバックして、コンタクト
内部にシリコン窒化膜のサイドウォール２８を形成す
る。そして、コンタクト内および配線形成箇所にチタン
膜２９を堆積してパターニングし、さらに銅薄膜を堆積
してパターニングを施して銅配線２７を形成する。
【００１４】したがって、上記銅配線２７は、チタン膜
２９を介してシリコン基板２１のソース部２２あるいは
ドレイン部２３と電気的に接続されることになる。ま
た、上記サイドウォール(シリコン窒化膜)２８およびチ
タン膜２９を介してフィールド酸化膜２６に対向するこ
とになる。
２９を介してシリコン基板２１のソース部２２あるいは
ドレイン部２３と電気的に接続されることになる。ま
た、上記サイドウォール(シリコン窒化膜)２８およびチ
タン膜２９を介してフィールド酸化膜２６に対向するこ
とになる。
【００１５】こうして、上記コンタクトにおける銅配線
２７を形成する銅のシリコン基板２１への拡散バリアと
して、シリコンとの低抵抗コンタクトを与えるチタン膜
２９を用いる一方、フィールド酸化膜２６に対する上記
銅の拡散バリアとしてチタン膜２９およびシリコン窒化
膜２８を用いることによって、銅拡散によるデバイスの
劣化防止を実施できるのである。
２７を形成する銅のシリコン基板２１への拡散バリアと
して、シリコンとの低抵抗コンタクトを与えるチタン膜
２９を用いる一方、フィールド酸化膜２６に対する上記
銅の拡散バリアとしてチタン膜２９およびシリコン窒化
膜２８を用いることによって、銅拡散によるデバイスの
劣化防止を実施できるのである。
【００１６】また、上記シリコン窒化膜のサイドウォー
ル２８をコンタクト内部に形成することにより、スパッ
タによって形成される低抵抗導電性薄膜(チタン膜２９)
のコンタクトにおける段差被覆性を補強して拡散バリア
の段差被覆性を向上させることできる。そのために、万
一コンタクト側壁部においてチタン膜２９の膜厚が薄く
なったとしても、上述の銅拡散のバリア性はシリコン窒
化膜のサイドウォール２８で保証されるので、図３に示
す従来例の場合のように、素子の微細化に伴う配線の信
頼性の低下の問題が解消されるのである。
ル２８をコンタクト内部に形成することにより、スパッ
タによって形成される低抵抗導電性薄膜(チタン膜２９)
のコンタクトにおける段差被覆性を補強して拡散バリア
の段差被覆性を向上させることできる。そのために、万
一コンタクト側壁部においてチタン膜２９の膜厚が薄く
なったとしても、上述の銅拡散のバリア性はシリコン窒
化膜のサイドウォール２８で保証されるので、図３に示
す従来例の場合のように、素子の微細化に伴う配線の信
頼性の低下の問題が解消されるのである。
【００１７】したがって、本実施例によれば、半導体装
置における安定したコンタクトを形成でき、半導体装置
形成プロセスおよび半導体装置の両面の信頼性が向上す
ると共に半導体装置の高集積化を図ることができ、高性
能ディバイスの実現が可能となるのである。
置における安定したコンタクトを形成でき、半導体装置
形成プロセスおよび半導体装置の両面の信頼性が向上す
ると共に半導体装置の高集積化を図ることができ、高性
能ディバイスの実現が可能となるのである。
【００１８】上記実施例においては、ＭＯＳ−ＦＥＴを
例に上げて、この発明の半導体装置の製造方法を説明し
ている。しかしながら、この発明はＭＯＳ−ＦＥＴの製
造にのみに適用できるものではなく、要は、表面が部分
的に絶縁膜で被覆された半導体基板の開口部で基板への
拡散が懸念される低抵抗金属材料薄膜と半導体基板との
コンタクトを形成するような半導体装置であれば適用可
能である。
例に上げて、この発明の半導体装置の製造方法を説明し
ている。しかしながら、この発明はＭＯＳ−ＦＥＴの製
造にのみに適用できるものではなく、要は、表面が部分
的に絶縁膜で被覆された半導体基板の開口部で基板への
拡散が懸念される低抵抗金属材料薄膜と半導体基板との
コンタクトを形成するような半導体装置であれば適用可
能である。
【００１９】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、第１の絶縁膜によって部分的に
被覆された半導体基板上に第２の絶縁膜を堆積した後に
エッチバックして上記半導体基板の開口部にサイドウォ
ールを形成し、さらに低抵抗導電性薄膜を堆積し、この
低抵抗導電性薄膜上に上記低抵抗金属材料薄膜を堆積す
るようにしたので、上記開口部において、低抵抗金属材
料と半導体基板とは上記低抵抗導電性薄膜の拡散バリア
を介して低抵抗コンタクトを形成すると共に、上記低抵
抗金属材料の上記半導体基板への拡散が防止される。さ
らに、上記低抵抗金属材料薄膜と第１の絶縁膜との間に
は上記第２の絶縁膜のサイドウォールおよび低抵抗導電
性薄膜から成る拡散バリアが設けられて、上記低抵抗金
属材料の第１の絶縁膜への拡散が防止される。
導体装置の製造方法は、第１の絶縁膜によって部分的に
被覆された半導体基板上に第２の絶縁膜を堆積した後に
エッチバックして上記半導体基板の開口部にサイドウォ
ールを形成し、さらに低抵抗導電性薄膜を堆積し、この
低抵抗導電性薄膜上に上記低抵抗金属材料薄膜を堆積す
るようにしたので、上記開口部において、低抵抗金属材
料と半導体基板とは上記低抵抗導電性薄膜の拡散バリア
を介して低抵抗コンタクトを形成すると共に、上記低抵
抗金属材料の上記半導体基板への拡散が防止される。さ
らに、上記低抵抗金属材料薄膜と第１の絶縁膜との間に
は上記第２の絶縁膜のサイドウォールおよび低抵抗導電
性薄膜から成る拡散バリアが設けられて、上記低抵抗金
属材料の第１の絶縁膜への拡散が防止される。
【００２０】また、上記開口部の側壁に形成される上記
サイドウォールによって、上記開口部における拡散バリ
アの段差被覆性が向上される。したがって、この発明に
よれば、優れた拡散バリア性を有する低抵抗配線が可能
になる。
サイドウォールによって、上記開口部における拡散バリ
アの段差被覆性が向上される。したがって、この発明に
よれば、優れた拡散バリア性を有する低抵抗配線が可能
になる。
【図１】この発明の半導体装置の製造方法に係る各製造
工程における断面図である。
工程における断面図である。
【図２】図１に示す製造方法によって製造されたＭＯＳ
−ＦＥＴの断面図である。
−ＦＥＴの断面図である。
【図３】従来の半導体装置の製造方法による配線材料と
半導体基板とが直接接触したＭＯＳ−ＦＥＴの断面図で
ある。
半導体基板とが直接接触したＭＯＳ−ＦＥＴの断面図で
ある。
１１…半導体基板、 １２,１３…絶
縁膜、１４…コンタクト、 １５…サ
イドウォール、１６…低抵抗導電性薄膜、
１７…低抵抗金属材料薄膜、２１…シリコン基板、
２２…ソース部、２３…ドレイン部、
２４…ゲート部、２６…フィールド酸化
膜、 ２７…銅配線、２８…サイドウォー
ル、 ２９…チタン膜。
縁膜、１４…コンタクト、 １５…サ
イドウォール、１６…低抵抗導電性薄膜、
１７…低抵抗金属材料薄膜、２１…シリコン基板、
２２…ソース部、２３…ドレイン部、
２４…ゲート部、２６…フィールド酸化
膜、 ２７…銅配線、２８…サイドウォー
ル、 ２９…チタン膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｃ 7735−4Ｍ 21/336 29/784 (72)発明者 福島 信教 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (1)
- 【請求項１】 表面が絶縁膜によって部分的に被覆され
た半導体基板上に低抵抗金属材料薄膜を形成して、上記
半導体基板と低抵抗金属材料薄膜とを上記半導体基板の
開口部において電気的に接触させる半導体装置の製造方
法において、 表面が第１の絶縁膜によって部分的に被覆された上記半
導体基板上に第２の絶縁膜を堆積した後にエッチバック
して、上記開口部を形成する上記第１の絶縁膜の側面に
上記第２の絶縁膜によるサイドウォールを形成する工程
と、 少なくとも上記サイドウォールおよび開口部における半
導体基板の表面に低抵抗導電性薄膜を堆積する工程と、 上記低抵抗導電性薄膜上に上記低抵抗金属材料薄膜を堆
積する工程を備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243292A JP2790388B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243292A JP2790388B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05217942A true JPH05217942A (ja) | 1993-08-27 |
| JP2790388B2 JP2790388B2 (ja) | 1998-08-27 |
Family
ID=12082537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243292A Expired - Lifetime JP2790388B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790388B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926741A3 (en) * | 1997-12-23 | 1999-11-03 | Texas Instruments Incorporated | Gate structure and method of forming same |
| KR100734085B1 (ko) * | 2001-06-29 | 2007-07-02 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
| KR100735608B1 (ko) * | 2001-04-11 | 2007-07-04 | 삼성전자주식회사 | 반도체 소자의 비어 콘택 형성방법 |
-
1992
- 1992-02-07 JP JP2243292A patent/JP2790388B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926741A3 (en) * | 1997-12-23 | 1999-11-03 | Texas Instruments Incorporated | Gate structure and method of forming same |
| KR100735608B1 (ko) * | 2001-04-11 | 2007-07-04 | 삼성전자주식회사 | 반도체 소자의 비어 콘택 형성방법 |
| KR100734085B1 (ko) * | 2001-06-29 | 2007-07-02 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2790388B2 (ja) | 1998-08-27 |
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