JPH05218063A - 相補形ヘテロ接合バイポーラトランジスタの製造方法 - Google Patents
相補形ヘテロ接合バイポーラトランジスタの製造方法Info
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- JPH05218063A JPH05218063A JP4219154A JP21915492A JPH05218063A JP H05218063 A JPH05218063 A JP H05218063A JP 4219154 A JP4219154 A JP 4219154A JP 21915492 A JP21915492 A JP 21915492A JP H05218063 A JPH05218063 A JP H05218063A
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/072—Heterojunctions
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 相補形ＮＰＮ及びＰＮＰヘテロ接合バイポー
ラトランジスタを単一基層上に製造するための選択的分
子ビームエピタキシー方法の提供。 【構成】 ＮＰＮ若しくはＰＮＰプロフィールのいづれ
かを分子ビームエピタキシープロセスによって基層上に
付与し、付与されたプロフィール上に窒化けい素を付与
し、基層上の所定エリアにおいてプロフィール及び窒化
けい素層をエッチングによって除去し、基層に所定の温
度まで熱を加えて残りの窒化けい素層を強化し、前に付
与されなかったＰＮＰ若しくはＮＰＮプロフィールを残
りの窒化けい素層及び選択的にエッチングされた基層エ
リアの上に付与し、残りの窒化けい素層及び残りの窒化
けい素層上に付与されたプロフィールをエッチングによ
って除去して隣接するＮＰＮ及びＰＮＰプロフィールを
基層上に形成する。
ラトランジスタを単一基層上に製造するための選択的分
子ビームエピタキシー方法の提供。 【構成】 ＮＰＮ若しくはＰＮＰプロフィールのいづれ
かを分子ビームエピタキシープロセスによって基層上に
付与し、付与されたプロフィール上に窒化けい素を付与
し、基層上の所定エリアにおいてプロフィール及び窒化
けい素層をエッチングによって除去し、基層に所定の温
度まで熱を加えて残りの窒化けい素層を強化し、前に付
与されなかったＰＮＰ若しくはＮＰＮプロフィールを残
りの窒化けい素層及び選択的にエッチングされた基層エ
リアの上に付与し、残りの窒化けい素層及び残りの窒化
けい素層上に付与されたプロフィールをエッチングによ
って除去して隣接するＮＰＮ及びＰＮＰプロフィールを
基層上に形成する。
Description
【０００１】
【従来の技術】本発明は、一般に、単一基層上の相補形
ＮＰＮ及びＰＮＰバイポーラトランジスタの製造方法、
より詳しくは、単一基層上に相補形ＮＰＮ及びＰＮＰヘ
テロ接合バイポーラトランジスタを製造するための選択
的分子ビームエピタキシー方法に関する。
ＮＰＮ及びＰＮＰバイポーラトランジスタの製造方法、
より詳しくは、単一基層上に相補形ＮＰＮ及びＰＮＰヘ
テロ接合バイポーラトランジスタを製造するための選択
的分子ビームエピタキシー方法に関する。
【０００２】
【産業上の利用分野】所望のＮＰＮ若しくはＰＮＰ半導
体デバイスを製造するため、従来技術では異なる方法が
知られている。ＮＰＮ及びＰＮＰバイポーラトランジス
タそれら両方を含む回路を製造する場合、別々の基層上
にそれらのトランジスタを形成する必要があると考える
ことがある。しかしながら、相補形ＮＰＮ・ＰＮＰバイ
ポーラトランジスタを同一基層上に成長させることによ
り、多くの分野で多大な利点がもたらされることが知ら
れている。このような相補形デバイスは、これに限定さ
れるものではないが、共に公知技術であるプッシュ・プ
ル電力増幅器及び能動負荷を組み入んだ回路に適用でき
る。別々のＮＰＮ及びＰＮＰトランジスタと比較した場
合の相補形ＮＰＮ／ＰＮＰバイポーラトランジスタの利
点が、Ｐ．Ｒ．Ｇｒａｙ及びＲ．Ｇ．Ｍｅｙｅｒ等によ
る「Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ
Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ
ｓ」（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ， Ｎｅｗ
Ｙｏｒｋ， １９７７）に更に詳しく記述されてい
る。シリコンから形成された半導体デバイスに対して、
拡散やイオン注入のような現存の製造技術を用いて同一
基層上の有用な回路にバイポーラＮＰＮ・ＰＮＰトラン
ジスタを製造することが可能である。
体デバイスを製造するため、従来技術では異なる方法が
知られている。ＮＰＮ及びＰＮＰバイポーラトランジス
タそれら両方を含む回路を製造する場合、別々の基層上
にそれらのトランジスタを形成する必要があると考える
ことがある。しかしながら、相補形ＮＰＮ・ＰＮＰバイ
ポーラトランジスタを同一基層上に成長させることによ
り、多くの分野で多大な利点がもたらされることが知ら
れている。このような相補形デバイスは、これに限定さ
れるものではないが、共に公知技術であるプッシュ・プ
ル電力増幅器及び能動負荷を組み入んだ回路に適用でき
る。別々のＮＰＮ及びＰＮＰトランジスタと比較した場
合の相補形ＮＰＮ／ＰＮＰバイポーラトランジスタの利
点が、Ｐ．Ｒ．Ｇｒａｙ及びＲ．Ｇ．Ｍｅｙｅｒ等によ
る「Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ
Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ
ｓ」（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ， Ｎｅｗ
Ｙｏｒｋ， １９７７）に更に詳しく記述されてい
る。シリコンから形成された半導体デバイスに対して、
拡散やイオン注入のような現存の製造技術を用いて同一
基層上の有用な回路にバイポーラＮＰＮ・ＰＮＰトラン
ジスタを製造することが可能である。
【０００３】今日のようにパイポーラトンラジスタに周
波数とスピードが要求されることを考えれば、非常に有
用なものとされるデバイスは、ヘテロ接合型パイポーラ
（ＨＢＴ）トランジスタ、即ち、ＧａＡｓ／ＡｌＧａＡ
ｓ（ガリウム ひ化物／アルミニウム・ガリウム ひ化
物）若しくはＩｎＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＰ（イ
ンジウム ガリウム ひ化物／インジウム アルミニウ
ム ひ化物／インジウム リン化物）で一般的に構成さ
れた異なる物質の少なくとも１つのＰＮ接合を含むバイ
ポーラトランジスタである。相補形シリコンＮＰＮ・Ｐ
ＮＰバイポーラトランジスタに適用できる製造技術は一
般に、ＧａＡｓ／ＡｌＧａＡｓやＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ／ＩｎＰ ＨＢＴｓのような型には適していな
い。
波数とスピードが要求されることを考えれば、非常に有
用なものとされるデバイスは、ヘテロ接合型パイポーラ
（ＨＢＴ）トランジスタ、即ち、ＧａＡｓ／ＡｌＧａＡ
ｓ（ガリウム ひ化物／アルミニウム・ガリウム ひ化
物）若しくはＩｎＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＰ（イ
ンジウム ガリウム ひ化物／インジウム アルミニウ
ム ひ化物／インジウム リン化物）で一般的に構成さ
れた異なる物質の少なくとも１つのＰＮ接合を含むバイ
ポーラトランジスタである。相補形シリコンＮＰＮ・Ｐ
ＮＰバイポーラトランジスタに適用できる製造技術は一
般に、ＧａＡｓ／ＡｌＧａＡｓやＩｎＧａＡｓ／ＩｎＡ
ｌＡｓ／ＩｎＰ ＨＢＴｓのような型には適していな
い。
【０００４】分子ビームエピタキシーは、正確なドーピ
ングと厚いコンストレイト(constraints) を必要とする
半導体デバイスを製造する場合に一般的に使用される。
それがシリコンホモ接合であっても、ＧａＡｓ／ＡｌＧ
ａＡｓ若しくはＩｎＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＰヘ
テロ接合トランジスタデバイスであっても、同一基層上
に分子ビームエピタキシーを用いてＮＰＮ・ＰＮＰトラ
ンジスタを製造ししかも質の高いデバイスを作り出すこ
とは、今まで不可能と考えられてきた。従来試みた１つ
の方法は、ある基層上にＮＰＮ若しくはＰＮＰプロフィ
ール（profile)のいづれかを製造し、その後、その形成
されたプロフィールを窒化けい素層で覆うというもので
ある。窒化けい素は適当な方法により、相対するＮＰＮ
若しくはＰＮＰプロフィールを成長させる基層領域から
除去される。この手続きによれば、既に成長させたＮＰ
Ｎ若しくはＰＮＰプロフィールに対して他のプロフィー
ルの成長処理の間に損失を与えてしまうため、全く完全
なものを製造することはできない。それ故、このような
手続きは最終デバイスの応答特性を劣化させる。
ングと厚いコンストレイト(constraints) を必要とする
半導体デバイスを製造する場合に一般的に使用される。
それがシリコンホモ接合であっても、ＧａＡｓ／ＡｌＧ
ａＡｓ若しくはＩｎＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＰヘ
テロ接合トランジスタデバイスであっても、同一基層上
に分子ビームエピタキシーを用いてＮＰＮ・ＰＮＰトラ
ンジスタを製造ししかも質の高いデバイスを作り出すこ
とは、今まで不可能と考えられてきた。従来試みた１つ
の方法は、ある基層上にＮＰＮ若しくはＰＮＰプロフィ
ール（profile)のいづれかを製造し、その後、その形成
されたプロフィールを窒化けい素層で覆うというもので
ある。窒化けい素は適当な方法により、相対するＮＰＮ
若しくはＰＮＰプロフィールを成長させる基層領域から
除去される。この手続きによれば、既に成長させたＮＰ
Ｎ若しくはＰＮＰプロフィールに対して他のプロフィー
ルの成長処理の間に損失を与えてしまうため、全く完全
なものを製造することはできない。それ故、このような
手続きは最終デバイスの応答特性を劣化させる。
【０００５】相補形ＨＢＴを開発するために金属有機気
相エピタキシー（metal organic vapor phase epitaxy)
（ＭＯＶＰＥ）を用いる方法が最近ある文献で報告され
た。Ｄａｖｉｄ Ｂ． Ｓｌａｔｅｒ、Ｊｒ．等による
「Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｉｏｎ ｏ
ｆ Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＨＢＴ’ｓ ＢｙＳ
ｅｌｅｃｔｅｄ ＭＯＶＰＥ」、ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ、Ｌｅｔｔｅｒｓ、Ｖｏｌ．１
１、Ｎｏ．４、１９９０年４月を参照。この手続きで
は、先ず、ＰＮＰ若しくはＮＰＮプロフィールをＭＯＶ
ＰＥプロセスを用いて設けた後、窒化けい素のマスクが
そのプロフィール上に付与される。窒化けい素のマスク
を選択的にエッチングして取り除き、そうして残りのＮ
ＰＮ構造を設けることができる。この手続きによっても
ある程度の成功は得られるが、こうして得られた相補形
ＨＢＴデバイスの性能は低い。また、ＭＯＶＰＥプロセ
スのパラメータ制御は分子ビームエピタキシーによって
達成し得るパラメータ制御と同じではない。
相エピタキシー（metal organic vapor phase epitaxy)
（ＭＯＶＰＥ）を用いる方法が最近ある文献で報告され
た。Ｄａｖｉｄ Ｂ． Ｓｌａｔｅｒ、Ｊｒ．等による
「Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｉｏｎ ｏ
ｆ Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＨＢＴ’ｓ ＢｙＳ
ｅｌｅｃｔｅｄ ＭＯＶＰＥ」、ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ、Ｌｅｔｔｅｒｓ、Ｖｏｌ．１
１、Ｎｏ．４、１９９０年４月を参照。この手続きで
は、先ず、ＰＮＰ若しくはＮＰＮプロフィールをＭＯＶ
ＰＥプロセスを用いて設けた後、窒化けい素のマスクが
そのプロフィール上に付与される。窒化けい素のマスク
を選択的にエッチングして取り除き、そうして残りのＮ
ＰＮ構造を設けることができる。この手続きによっても
ある程度の成功は得られるが、こうして得られた相補形
ＨＢＴデバイスの性能は低い。また、ＭＯＶＰＥプロセ
スのパラメータ制御は分子ビームエピタキシーによって
達成し得るパラメータ制御と同じではない。
【０００６】ここで必要となるものは、共通基層上の相
補形ＮＰＮ・ＰＮＰ ＨＢＴデバイスを成長させること
ができる分子ビームエピタキシー手続きである。従っ
て、本発明の目的はそのような方法を提供することにあ
る。
補形ＮＰＮ・ＰＮＰ ＨＢＴデバイスを成長させること
ができる分子ビームエピタキシー手続きである。従っ
て、本発明の目的はそのような方法を提供することにあ
る。
【０００７】
【発明の概要】分子ビームエピタキシーによって共通基
層上に相補形ＮＰＮ及びＰＮＰヘテロ接合バイポーラト
ランジスタを製造する方法が開示されている。このエピ
タキシャル成長手続きにおいては、ＮＰＮ若しくはＰＮ
Ｐプロフィールが最初に適切な基層上に付与される。そ
の後、窒化けい素層が蒸着プロセスによってこのプロフ
ィールの上部に付与され、この窒化けい素はマスキング
物質として機能する。次に、レジスト層が窒化けい素マ
スキング物質上に付与される。パターン化されたマスキ
ング物質層をレジスト層に関連する形態として所望のパ
ターンを形成する。このレジスト層は従来と同様の方法
でマスキング物質を通じて照射され且つエッチングさ
れ、相対するＨＢＴ構造が製造される基層上のエリアを
溶解し、除去する。開口エリアにおいて基層が再びエッ
チングされ、適切なエピタキシャル成長を行なうために
清浄された表面を露出する。次に、基層を加熱すること
によって窒化けい素マスキング物質が強化（densified)
され、真空中でプロフィール層を成長させる。ＮＰＮ若
しくはＰＮＰ相補形デバイスプロフィールが分子ビーム
エピタキシーによって付与され、露出された基層上に質
の高い結晶性プロフィール層を、窒化けい素マスキング
フィルム上に多結晶質物質を形成する。その後、成長さ
せたプロフィール層の上部にレジストが付与され、適当
なマスクがレジスト層に関連して形成される。多結晶質
層がエッチングによって除去され、この結果、２つの隣
接する相補形ＮＰＮ及びＰＮＰ構造が同一の基層上に形
成される。
層上に相補形ＮＰＮ及びＰＮＰヘテロ接合バイポーラト
ランジスタを製造する方法が開示されている。このエピ
タキシャル成長手続きにおいては、ＮＰＮ若しくはＰＮ
Ｐプロフィールが最初に適切な基層上に付与される。そ
の後、窒化けい素層が蒸着プロセスによってこのプロフ
ィールの上部に付与され、この窒化けい素はマスキング
物質として機能する。次に、レジスト層が窒化けい素マ
スキング物質上に付与される。パターン化されたマスキ
ング物質層をレジスト層に関連する形態として所望のパ
ターンを形成する。このレジスト層は従来と同様の方法
でマスキング物質を通じて照射され且つエッチングさ
れ、相対するＨＢＴ構造が製造される基層上のエリアを
溶解し、除去する。開口エリアにおいて基層が再びエッ
チングされ、適切なエピタキシャル成長を行なうために
清浄された表面を露出する。次に、基層を加熱すること
によって窒化けい素マスキング物質が強化（densified)
され、真空中でプロフィール層を成長させる。ＮＰＮ若
しくはＰＮＰ相補形デバイスプロフィールが分子ビーム
エピタキシーによって付与され、露出された基層上に質
の高い結晶性プロフィール層を、窒化けい素マスキング
フィルム上に多結晶質物質を形成する。その後、成長さ
せたプロフィール層の上部にレジストが付与され、適当
なマスクがレジスト層に関連して形成される。多結晶質
層がエッチングによって除去され、この結果、２つの隣
接する相補形ＮＰＮ及びＰＮＰ構造が同一の基層上に形
成される。
【０００８】ＨＢＴトランジスタ回路自身を開発するに
は、上で形成された構造を適当なチャンバに位置づけて
更に処理を施す。以下の製造段階においては、所望のエ
ミッタ及びベースメサ（mesa) が適当なオーム接触と共
に開発される。本発明のより好ましい実施例によれば、
Ｐオーム接触はＮオーム接触でなされるのと同様な方法
で、ＮＰＮ及びＰＮＰプロフィール上で同時に開発され
る。残りの層も付与され、こうして多くの所望の特性を
有する有用なソリッドステート回路を形成する。
は、上で形成された構造を適当なチャンバに位置づけて
更に処理を施す。以下の製造段階においては、所望のエ
ミッタ及びベースメサ（mesa) が適当なオーム接触と共
に開発される。本発明のより好ましい実施例によれば、
Ｐオーム接触はＮオーム接触でなされるのと同様な方法
で、ＮＰＮ及びＰＮＰプロフィール上で同時に開発され
る。残りの層も付与され、こうして多くの所望の特性を
有する有用なソリッドステート回路を形成する。
【０００９】本発明の他の目的、利点、及び特徴は、以
下の記述及び請求項を添付図面とともに参照することに
よって明かとなるであろう。
下の記述及び請求項を添付図面とともに参照することに
よって明かとなるであろう。
【００１０】
【実施例】より好ましい実施例である以下の記述は単な
る例であり、本発明若しくはその適用若しくはその使用
を限定する趣旨ではない。図１は、共通基層上に相補形
ＮＰＮ・ＰＮＰ型プロフィールを製造する方法が示す。
図１において、参照番号１０は、本発明のより好ましい
実施例の１つに従って種々の開発段階を通じて形成され
ている製造中の構造を示す。構造１０は図１の（Ａ）〜
（Ｆ）に示した種々の製造段階の各々において、適当な
真空チャンバ（図示せず）に配置されるであろうことに
注意していただきたい。また、これらのプロフィールは
分子ビームエピタキシーによって付与され、またその手
続きは当業者によく知られたものであるということにも
注意していただきたい。
る例であり、本発明若しくはその適用若しくはその使用
を限定する趣旨ではない。図１は、共通基層上に相補形
ＮＰＮ・ＰＮＰ型プロフィールを製造する方法が示す。
図１において、参照番号１０は、本発明のより好ましい
実施例の１つに従って種々の開発段階を通じて形成され
ている製造中の構造を示す。構造１０は図１の（Ａ）〜
（Ｆ）に示した種々の製造段階の各々において、適当な
真空チャンバ（図示せず）に配置されるであろうことに
注意していただきたい。また、これらのプロフィールは
分子ビームエピタキシーによって付与され、またその手
続きは当業者によく知られたものであるということにも
注意していただきたい。
【００１１】図１の（Ａ）を参照すると、半絶縁（semi
-insulating)ＧａＡｓ基層１２が示されている。基層１
２上には、ＰＮＰプロフィール１４が分子ビームエピタ
キシーによって所望の厚さまで成長されている。図１に
おいて、プロフィール１４（その下のプロフィール１２
も同様）は単一層として示されているが、図２を参照し
つつ以下に記述している通り、実際には正確に成長させ
た一連のフィルムを含むことが理解されよう。また、Ｇ
ａＡｓ基層１２は例として用いられており、ＩｎＰのよ
うな他の適当な基層を用いて等しく置換できる。更にま
た、ＰＮＰプロフィール１４を最初に成長させる。なぜ
なら、ＰＮＰプロフィールは最終デバイスのＮＰＮプロ
フィールに比べてより大きなエリアで用いられ、このよ
うにＮＰＮプロフィールの前にＰＮＰプロフィールを下
の配置した場合には、より質の高いデバイスを作るのに
より適しているからである。それ故、ＮＰＮプロフィー
ルを初めに付与することは、本発明の範囲内となること
が理解されよう。
-insulating)ＧａＡｓ基層１２が示されている。基層１
２上には、ＰＮＰプロフィール１４が分子ビームエピタ
キシーによって所望の厚さまで成長されている。図１に
おいて、プロフィール１４（その下のプロフィール１２
も同様）は単一層として示されているが、図２を参照し
つつ以下に記述している通り、実際には正確に成長させ
た一連のフィルムを含むことが理解されよう。また、Ｇ
ａＡｓ基層１２は例として用いられており、ＩｎＰのよ
うな他の適当な基層を用いて等しく置換できる。更にま
た、ＰＮＰプロフィール１４を最初に成長させる。なぜ
なら、ＰＮＰプロフィールは最終デバイスのＮＰＮプロ
フィールに比べてより大きなエリアで用いられ、このよ
うにＮＰＮプロフィールの前にＰＮＰプロフィールを下
の配置した場合には、より質の高いデバイスを作るのに
より適しているからである。それ故、ＮＰＮプロフィー
ルを初めに付与することは、本発明の範囲内となること
が理解されよう。
【００１２】図１の（Ｂ）は、基層１２と向き合ったＰ
ＮＰプロフィール１４上に、プラズマ強化型(enhanced)
気相成長法のようなプロセスによって付与された窒化け
い素層１６を示す。窒化けい素層１６は、ＰＮＰ ＨＢ
Ｔが製造されるエリアに成長させるＰＮＰ層をシールド
するためにブロッキング層として用いられるものであ
る。ＰＮＰプロフィール１４上に窒化けい素層１６を付
与する他の方法も、本発明の範囲にあることに注意すべ
きであろう。
ＮＰプロフィール１４上に、プラズマ強化型(enhanced)
気相成長法のようなプロセスによって付与された窒化け
い素層１６を示す。窒化けい素層１６は、ＰＮＰ ＨＢ
Ｔが製造されるエリアに成長させるＰＮＰ層をシールド
するためにブロッキング層として用いられるものであ
る。ＰＮＰプロフィール１４上に窒化けい素層１６を付
与する他の方法も、本発明の範囲にあることに注意すべ
きであろう。
【００１３】次に、レジスト層１８が、窒化けい素層１
６上によく知られたプロセスによって付与される。マス
ク２０が層１８の上に形成され、基層１２上のＰＮＰプ
ロフィールエリアの所望パターンを確立するために用い
られる。図１の（Ｂ）では、マスク２０はレジスト層１
８上部でいくらかの適当な距離をおいて示されている
が、このマスク２０をレジスト層１８上を含む他のレベ
ルに位置付けることも知られている。レジスト層１８の
いくつかのエリアを照射によって露光するため、マスク
２０に形成された穴を通じてレジスト層１８が照射によ
って露光され、所望のＰＮＰエリアを窒化けい素層１６
の上に確立する。その後、レジスト層１８が適当な溶剤
によって現像(develop) され、この現像により、照射に
よって露光されたエリアは溶解され、露光されなかった
レジストエリアは溶解されない。次に、エッチング剤溶
液が窒化けい素層１６に付与され、レジスト層１８の溶
解領域と一致するエリアの窒化けい素が除去され、ＰＮ
Ｐプロフィール層が下方で露出される。図１の（Ｂ）
は、レジスト層１８をエッチングして、マスク２０のパ
ターンによって表された窒化けい素層１６を露出し且つ
除去した後の構造１０を示す。
６上によく知られたプロセスによって付与される。マス
ク２０が層１８の上に形成され、基層１２上のＰＮＰプ
ロフィールエリアの所望パターンを確立するために用い
られる。図１の（Ｂ）では、マスク２０はレジスト層１
８上部でいくらかの適当な距離をおいて示されている
が、このマスク２０をレジスト層１８上を含む他のレベ
ルに位置付けることも知られている。レジスト層１８の
いくつかのエリアを照射によって露光するため、マスク
２０に形成された穴を通じてレジスト層１８が照射によ
って露光され、所望のＰＮＰエリアを窒化けい素層１６
の上に確立する。その後、レジスト層１８が適当な溶剤
によって現像(develop) され、この現像により、照射に
よって露光されたエリアは溶解され、露光されなかった
レジストエリアは溶解されない。次に、エッチング剤溶
液が窒化けい素層１６に付与され、レジスト層１８の溶
解領域と一致するエリアの窒化けい素が除去され、ＰＮ
Ｐプロフィール層が下方で露出される。図１の（Ｂ）
は、レジスト層１８をエッチングして、マスク２０のパ
ターンによって表された窒化けい素層１６を露出し且つ
除去した後の構造１０を示す。
【００１４】図１の（Ｃ）には、ＰＮＰプロフィール層
１４上のパターン化された窒化けい素層１６が示されて
おり、ＮＰＮプロフィールが成長される基層１２のエリ
アを清浄する。特に、プロフィール層１４とそれに対応
する窒化けい素層１６は、上述のように、相補形ＮＰＮ
プロフィール層が付与されるエリアで適当な溶剤によっ
てエッチングされる。残りのレジスト層１８も、適当な
溶剤によって溶解される。その後、ＧａＡｓ基層１２が
露出エリアでエッチングされ、清浄した表面に対して適
当なエピタキシャル成長を利用できるようにする。更
に、残りの窒化けい素マスク層１６が、真空内で構造１
０全体をほぼ３５０°Ｃまで熱を加えることによって強
化（densify)される。これにより、清浄され、ガス抜き
された稠密な窒化けい素層１６が、構造１０を分子ビー
ムエピタキシャル成長チャンバに再導入する前に提供さ
れることになる。
１４上のパターン化された窒化けい素層１６が示されて
おり、ＮＰＮプロフィールが成長される基層１２のエリ
アを清浄する。特に、プロフィール層１４とそれに対応
する窒化けい素層１６は、上述のように、相補形ＮＰＮ
プロフィール層が付与されるエリアで適当な溶剤によっ
てエッチングされる。残りのレジスト層１８も、適当な
溶剤によって溶解される。その後、ＧａＡｓ基層１２が
露出エリアでエッチングされ、清浄した表面に対して適
当なエピタキシャル成長を利用できるようにする。更
に、残りの窒化けい素マスク層１６が、真空内で構造１
０全体をほぼ３５０°Ｃまで熱を加えることによって強
化（densify)される。これにより、清浄され、ガス抜き
された稠密な窒化けい素層１６が、構造１０を分子ビー
ムエピタキシャル成長チャンバに再導入する前に提供さ
れることになる。
【００１５】図１の（Ｄ）には、ＰＮＰプロフィール１
４上部の残りの窒化けい素層１６上で分子ビームエピタ
キシーによってＮＰＮプロフィール層２２を成長させた
ものと、清浄されエッチングされた基層１２の一部が示
されている。この手続きによれば、質の高い結晶質のエ
ピタキシャルフィルム層が基層１２の清浄エリア上に形
成され、多結晶質物質が窒化けい素層１６上に形成され
る。ＮＰＮプロフィール層２２が第２のレジスト層２４
で覆われ、適当なマスク２６が所望のＮＰＮパターンに
従って図１の（Ｅ）に示すように位置付けられる。照射
段階が実行されると、ＰＮＰプロフィールに関連して上
で述べたようにレジスト層２４が溶解される。図１の
（Ｅ）は、レジスト層２４がマスク２６を通じて照射さ
れ、その照射位置において適当な溶液によってエッチン
グされた後の構造１０を示している。次に、ＮＰＮプロ
フィール２２の多結晶質部分が適当な溶液によってエッ
チングされ、残りのレジスト層２４と同様に、２つの隣
接領域、ＰＮＰプロフィール１４及びＮＰＮプロフィー
ル２２が図１の（Ｆ）のように形成される。
４上部の残りの窒化けい素層１６上で分子ビームエピタ
キシーによってＮＰＮプロフィール層２２を成長させた
ものと、清浄されエッチングされた基層１２の一部が示
されている。この手続きによれば、質の高い結晶質のエ
ピタキシャルフィルム層が基層１２の清浄エリア上に形
成され、多結晶質物質が窒化けい素層１６上に形成され
る。ＮＰＮプロフィール層２２が第２のレジスト層２４
で覆われ、適当なマスク２６が所望のＮＰＮパターンに
従って図１の（Ｅ）に示すように位置付けられる。照射
段階が実行されると、ＰＮＰプロフィールに関連して上
で述べたようにレジスト層２４が溶解される。図１の
（Ｅ）は、レジスト層２４がマスク２６を通じて照射さ
れ、その照射位置において適当な溶液によってエッチン
グされた後の構造１０を示している。次に、ＮＰＮプロ
フィール２２の多結晶質部分が適当な溶液によってエッ
チングされ、残りのレジスト層２４と同様に、２つの隣
接領域、ＰＮＰプロフィール１４及びＮＰＮプロフィー
ル２２が図１の（Ｆ）のように形成される。
【００１６】図２は、図１の（Ｆ）に示したものと同様
にして分子ビームエピタキシーによって成長させたＰＮ
Ｐプロフィール１４及びＮＰＮプロフィール２２の異な
る層を示す。この図において、ＮＰＮ及びＰＮＰプロフ
ィールは図１の（Ｅ）のそれらとは逆になっており、従
ってＰＮＰプロフィール１４は右側にＮＰＮプロフィー
ル２２は左側にある。ヘテロ接合ＮＰＮ及びＰＮＰプロ
フィール自体は既知であるため、それらの動作について
ここで述べる必要なないであろう。しかしながら特にＰ
ＮＰプロフィール１４は、ほぼ６０００オングストロー
ムの厚みを有し且つベリリウム添加物（dopant) 原子で
ほぼ６×１０18ａｔｏｍ／ｃｍ-3にドープされているよ
うな第１のＰ型ＧａＡｓ接触層３２を含む。ＧａＡｓ接
触層３２の上部に、ほぼ７０００オングストロームの厚
みを有し且つベリリウム添加物原子でほぼ７×１０15ａ
ｔｏｍ／ｃｍ-3に軽くドープされているＰ型ＧａＡｓコ
レクタ層が形成される。ＧａＡｓコレクタ層３４の上部
には、ほぼ１４００オングストロームの厚みを有し且つ
シリコン添加物原子でほぼ６×１０18ａｔｏｍ／ｃｍ-3
にドープされているＮ型ＧａＡｓベース層３６が形成さ
れる。ベース層３６の上部には、ほぼ１８００オングス
トロームの厚みを有し且つベリリウム添加物原子で５×
１０17ａｔｏｍ／ｃｍ-3にドープされているＰ型ＡｌＧ
ａＡｓエミッタ層４０が形成される。エミッタ層４０の
上部には、ほぼ７５オングストロームの厚みを有し且つ
ベリリウム添加物原子で１×１０19ａｔｏｍ／ｃｍ-3に
ドープされているＰ型ＧａＡｓ接触層４２が形成され
る。領域３８及び４４は層４０のエリアを表す。このエ
リアでドーピングが移行され、隣接する層３６及び４４
のドーピングのそれぞれと接触する。領域３８及び４４
はそれぞれほぼ３００オングストロームの厚みを有する
ため、層４０の残りの領域はほぼ１２００オングストロ
ームである。
にして分子ビームエピタキシーによって成長させたＰＮ
Ｐプロフィール１４及びＮＰＮプロフィール２２の異な
る層を示す。この図において、ＮＰＮ及びＰＮＰプロフ
ィールは図１の（Ｅ）のそれらとは逆になっており、従
ってＰＮＰプロフィール１４は右側にＮＰＮプロフィー
ル２２は左側にある。ヘテロ接合ＮＰＮ及びＰＮＰプロ
フィール自体は既知であるため、それらの動作について
ここで述べる必要なないであろう。しかしながら特にＰ
ＮＰプロフィール１４は、ほぼ６０００オングストロー
ムの厚みを有し且つベリリウム添加物（dopant) 原子で
ほぼ６×１０18ａｔｏｍ／ｃｍ-3にドープされているよ
うな第１のＰ型ＧａＡｓ接触層３２を含む。ＧａＡｓ接
触層３２の上部に、ほぼ７０００オングストロームの厚
みを有し且つベリリウム添加物原子でほぼ７×１０15ａ
ｔｏｍ／ｃｍ-3に軽くドープされているＰ型ＧａＡｓコ
レクタ層が形成される。ＧａＡｓコレクタ層３４の上部
には、ほぼ１４００オングストロームの厚みを有し且つ
シリコン添加物原子でほぼ６×１０18ａｔｏｍ／ｃｍ-3
にドープされているＮ型ＧａＡｓベース層３６が形成さ
れる。ベース層３６の上部には、ほぼ１８００オングス
トロームの厚みを有し且つベリリウム添加物原子で５×
１０17ａｔｏｍ／ｃｍ-3にドープされているＰ型ＡｌＧ
ａＡｓエミッタ層４０が形成される。エミッタ層４０の
上部には、ほぼ７５オングストロームの厚みを有し且つ
ベリリウム添加物原子で１×１０19ａｔｏｍ／ｃｍ-3に
ドープされているＰ型ＧａＡｓ接触層４２が形成され
る。領域３８及び４４は層４０のエリアを表す。このエ
リアでドーピングが移行され、隣接する層３６及び４４
のドーピングのそれぞれと接触する。領域３８及び４４
はそれぞれほぼ３００オングストロームの厚みを有する
ため、層４０の残りの領域はほぼ１２００オングストロ
ームである。
【００１７】次にＮＰＮ領域２２に注目する。このＮＰ
Ｎ領域では、まず初めにＮ型ＧａＡｓ接触層４６を領域
１４に隣接する基層１２の上に成長させる。接触層４６
はほぼ６０００オングストロームの厚みを有し、シリコ
ン原子でほぼ６×１０18ａｔｏｍ／ｃｍ-3にドープされ
ている。接触層４６の上部には、ほぼ７０００オングス
トロームの厚みを有し且つシリコン原子でほぼ７×１０
15ａｔｏｍ／ｃｍ-3に軽くドープされているＮ型ＧａＡ
ｓコレクタ層４８が形成される。コレクタ層４８の上部
には、ほぼ１４００オングストロームの厚みを有し且つ
ベリリウム原子でほぼ１×１０19ａｔｏｍ／ｃｍ-3に重
くドープされているＰ型ＧａＡｓベース層５０を成長さ
せる。ベース層５０の上部には、ほぼ１８００オングス
トロームの厚みを有し且つシリコン原子でほぼ５×１０
17ａｔｏｍ／ｃｍ-3にドープされているＮ型ＡｌＧａＡ
ｓエミッタ層５４を成長させる。上部層は、ほぼ７５０
オングストロームの厚みを有し且つシリコン原子でほぼ
６×１０18ａｔｏｍ／ｃｍ -3にドープされているＮ型接
触層５８である。領域５２及び５６は層５４のエリアを
表す。このエリアでドーピングが移行され、隣接する層
５０及び５８のドーピングのそれぞれと接触する。領域
５２及び５６はそれぞれほぼ３００オングストロームの
厚みを有するため、層５４の残りの領域はほぼ１２００
オングストロームである。図２に示されたＮＰＮ及びＰ
ＮＰプロフィールが図１に記述したプロセスによって一
旦現像されると、これら２つのプロフィールを最終的な
所望の部品とする必要がある。本発明の実施例では上述
のように、ＮＰＮ及びＰＮＰプロフィールがヘテロ接合
バイポーラトランジスタとされるであろう。
Ｎ領域では、まず初めにＮ型ＧａＡｓ接触層４６を領域
１４に隣接する基層１２の上に成長させる。接触層４６
はほぼ６０００オングストロームの厚みを有し、シリコ
ン原子でほぼ６×１０18ａｔｏｍ／ｃｍ-3にドープされ
ている。接触層４６の上部には、ほぼ７０００オングス
トロームの厚みを有し且つシリコン原子でほぼ７×１０
15ａｔｏｍ／ｃｍ-3に軽くドープされているＮ型ＧａＡ
ｓコレクタ層４８が形成される。コレクタ層４８の上部
には、ほぼ１４００オングストロームの厚みを有し且つ
ベリリウム原子でほぼ１×１０19ａｔｏｍ／ｃｍ-3に重
くドープされているＰ型ＧａＡｓベース層５０を成長さ
せる。ベース層５０の上部には、ほぼ１８００オングス
トロームの厚みを有し且つシリコン原子でほぼ５×１０
17ａｔｏｍ／ｃｍ-3にドープされているＮ型ＡｌＧａＡ
ｓエミッタ層５４を成長させる。上部層は、ほぼ７５０
オングストロームの厚みを有し且つシリコン原子でほぼ
６×１０18ａｔｏｍ／ｃｍ -3にドープされているＮ型接
触層５８である。領域５２及び５６は層５４のエリアを
表す。このエリアでドーピングが移行され、隣接する層
５０及び５８のドーピングのそれぞれと接触する。領域
５２及び５６はそれぞれほぼ３００オングストロームの
厚みを有するため、層５４の残りの領域はほぼ１２００
オングストロームである。図２に示されたＮＰＮ及びＰ
ＮＰプロフィールが図１に記述したプロセスによって一
旦現像されると、これら２つのプロフィールを最終的な
所望の部品とする必要がある。本発明の実施例では上述
のように、ＮＰＮ及びＰＮＰプロフィールがヘテロ接合
バイポーラトランジスタとされるであろう。
【００１８】図３には、ＮＰＮ及びＰＮＰ型ヘテロ接合
バイポーラトランジスタの両方を同時に組み込んだ回路
を図２に示されたプロフィールから開発するためのプロ
セスが、流れ図で示されている。図２に示された構造１
０を所望の形態を持つヘテロ接合バイポーラトランジス
タの相補形アレイ（支持デバイスと同様に）とする第１
の段階として、ボックス６４によって示された段階が含
まれ、構造１０を適当な機械に整列し、ボックス６６及
び６８の段階によって示されたように、ＰＮＰ及びＮＰ
Ｎ ＨＢＴ両方のエミッタメサ及びベースメサをエッチ
ングする。エミッタメサ及びベースメサをエッチングす
る段階には、従来技術で知られているように、レジスト
及び適当な形態とされたマスクを使用するプロセスが含
まれる。
バイポーラトランジスタの両方を同時に組み込んだ回路
を図２に示されたプロフィールから開発するためのプロ
セスが、流れ図で示されている。図２に示された構造１
０を所望の形態を持つヘテロ接合バイポーラトランジス
タの相補形アレイ（支持デバイスと同様に）とする第１
の段階として、ボックス６４によって示された段階が含
まれ、構造１０を適当な機械に整列し、ボックス６６及
び６８の段階によって示されたように、ＰＮＰ及びＮＰ
Ｎ ＨＢＴ両方のエミッタメサ及びベースメサをエッチ
ングする。エミッタメサ及びベースメサをエッチングす
る段階には、従来技術で知られているように、レジスト
及び適当な形態とされたマスクを使用するプロセスが含
まれる。
【００１９】ボックス７０によって示された次の段階
は、相補形ヘテロ接合バイポーラトランジスタを形成す
るための重要な段階の１つであり、この段階によってそ
れらのトランジスタを共通のプロセスで同時に開発する
ことが可能となる。更に言えば、ボックス７０はＰ型オ
ーム蒸着(ohmic evaporation) 段階である。この段階
で、ＮＰＮ及びＰＮＰプロフィールの両方に関して、単
一段階の適当な蒸着プロセスによりオーム接触層がＰ型
物質の上に形成される。この段階ではレジスト層及びマ
スクが使用されて所望の蒸着を形成する。ＮＰＮトラン
ジスタでＰオーム接触を得るのはＰ型ベースであり、Ｐ
ＮＰトランジスタでＰオーム接触を得るのはエミッタ及
びコレクタである。より好ましい実施例において、Ｐオ
ーム接触は、開発中のＮＰＮ及びＰＮＰプロフィール上
の所望の位置に当業者によく知られた電子ビーム蒸着プ
ロセスによって形成されるゴールドベリリウム合成物(g
old-beryllium composite)である。
は、相補形ヘテロ接合バイポーラトランジスタを形成す
るための重要な段階の１つであり、この段階によってそ
れらのトランジスタを共通のプロセスで同時に開発する
ことが可能となる。更に言えば、ボックス７０はＰ型オ
ーム蒸着(ohmic evaporation) 段階である。この段階
で、ＮＰＮ及びＰＮＰプロフィールの両方に関して、単
一段階の適当な蒸着プロセスによりオーム接触層がＰ型
物質の上に形成される。この段階ではレジスト層及びマ
スクが使用されて所望の蒸着を形成する。ＮＰＮトラン
ジスタでＰオーム接触を得るのはＰ型ベースであり、Ｐ
ＮＰトランジスタでＰオーム接触を得るのはエミッタ及
びコレクタである。より好ましい実施例において、Ｐオ
ーム接触は、開発中のＮＰＮ及びＰＮＰプロフィール上
の所望の位置に当業者によく知られた電子ビーム蒸着プ
ロセスによって形成されるゴールドベリリウム合成物(g
old-beryllium composite)である。
【００２０】ボックス７２は、開発中のＮＰＮ及びＰＮ
Ｐプロフィール上部に絶縁層を形成することにより、あ
る抵抗及びコンデンサ素子に対して絶縁を与え、更にま
た開発中の構造に対して保護層を与える第１の窒化けい
素の付与プロセスを表している。ボックス７４は、第１
の窒化けい素付与段階後のＰ型オームアニールプロセス
を表している。この段階では、ウエハを適当なチャンバ
で熱を加え、そうして所望のオーム接触が提供されるよ
う冷却することが可能である。
Ｐプロフィール上部に絶縁層を形成することにより、あ
る抵抗及びコンデンサ素子に対して絶縁を与え、更にま
た開発中の構造に対して保護層を与える第１の窒化けい
素の付与プロセスを表している。ボックス７４は、第１
の窒化けい素付与段階後のＰ型オームアニールプロセス
を表している。この段階では、ウエハを適当なチャンバ
で熱を加え、そうして所望のオーム接触が提供されるよ
う冷却することが可能である。
【００２１】ボックス７６は、ＮＰＮ及びＰＮＰ型プロ
フィールの両方のＮ型物質上にオーム接触を開発するた
めのＮ型オーム蒸着段階を表している。ＮＰＮ型プロフ
ィールでＮオーム接触を得るのはエミッタ及びコレクタ
であり、ＰＮＰプロフィールでＮオーム接触を得るのは
ベースである。このプロセスはゴールドゲルマニウム合
成物（gold-germanium composite) の電子ビーム蒸着に
よるものである。付与されたゴールドゲルマニウム接触
に熱を加え且つ選択的に冷却し、ボックス７８の段階に
よって示されているように接触層のアニーリングを提供
する。
フィールの両方のＮ型物質上にオーム接触を開発するた
めのＮ型オーム蒸着段階を表している。ＮＰＮ型プロフ
ィールでＮオーム接触を得るのはエミッタ及びコレクタ
であり、ＰＮＰプロフィールでＮオーム接触を得るのは
ベースである。このプロセスはゴールドゲルマニウム合
成物（gold-germanium composite) の電子ビーム蒸着に
よるものである。付与されたゴールドゲルマニウム接触
に熱を加え且つ選択的に冷却し、ボックス７８の段階に
よって示されているように接触層のアニーリングを提供
する。
【００２２】次に、ボックス８０の段階によって示され
ているように、インプラントアイソレーションプロセス
(implant isolation process) が実行され、ＮＰＮ及び
ＰＮＰプロフィールの所定のトランジスタエリアが確定
される。インプラントアイソレーションプロセス８０で
は一般に、選択的なエネルギーレベルでホウ素をイプラ
ントしてプロフィールのＧａＡｓにダメージを与えるこ
とにより、ある所定のトランジスタエリアを分離する。
このインプラントアイソレーションはトランジスタのサ
イズを減少させ、容量は減少しトランジスタのスピード
は増加する。
ているように、インプラントアイソレーションプロセス
(implant isolation process) が実行され、ＮＰＮ及び
ＰＮＰプロフィールの所定のトランジスタエリアが確定
される。インプラントアイソレーションプロセス８０で
は一般に、選択的なエネルギーレベルでホウ素をイプラ
ントしてプロフィールのＧａＡｓにダメージを与えるこ
とにより、ある所定のトランジスタエリアを分離する。
このインプラントアイソレーションはトランジスタのサ
イズを減少させ、容量は減少しトランジスタのスピード
は増加する。
【００２３】ボックス８２の段階によって示された適当
な蒸着方法により、第２の窒化けい素層が付与される。
この窒化けい素は、その下に存在する層を絶縁するため
のパシベイション層（passivation layer)である。付与
された第２の窒化けい素層に選択的な穴を開口するため
にエッチングプロセスが実行され、ボックス８６の段階
によって示されるように後に付与される薄膜レジスト層
と接触をなす。薄膜レジスト層は適当なレジストとスパ
ッタ処理によって形成され、それらが使用される適用に
基づいて開発されたトランジスタ回路と所望の抵抗を持
つ接触をなす。接触層は次に、ボックス８８の相互接続
段階によって示された気相成長プロセス（vapor deposi
tion process) によりボックス８６の段階によって形成
された穴に付与される。これは、レジスト層とトランジ
スタの所望の接触との間に接触を提供する。
な蒸着方法により、第２の窒化けい素層が付与される。
この窒化けい素は、その下に存在する層を絶縁するため
のパシベイション層（passivation layer)である。付与
された第２の窒化けい素層に選択的な穴を開口するため
にエッチングプロセスが実行され、ボックス８６の段階
によって示されるように後に付与される薄膜レジスト層
と接触をなす。薄膜レジスト層は適当なレジストとスパ
ッタ処理によって形成され、それらが使用される適用に
基づいて開発されたトランジスタ回路と所望の抵抗を持
つ接触をなす。接触層は次に、ボックス８８の相互接続
段階によって示された気相成長プロセス（vapor deposi
tion process) によりボックス８６の段階によって形成
された穴に付与される。これは、レジスト層とトランジ
スタの所望の接触との間に接触を提供する。
【００２４】次に、ボックス９０の段階によって示され
るように、第３の窒化けい素絶縁層が段階８８の接触層
の上部に付与され、ボックス８８の段階で下に設置され
た薄膜レジストが２つの絶縁層の間、即ち、一方はボッ
クス８２の段階の窒化けい素付与層により、もう一方は
ボックス９０の段階のシリコン付与層により、挟まれ、
そうして所望の回路を形成する。第３の窒化けい素もま
た、下に横たわる回路を保護するためのパシベイション
層である。
るように、第３の窒化けい素絶縁層が段階８８の接触層
の上部に付与され、ボックス８８の段階で下に設置され
た薄膜レジストが２つの絶縁層の間、即ち、一方はボッ
クス８２の段階の窒化けい素付与層により、もう一方は
ボックス９０の段階のシリコン付与層により、挟まれ、
そうして所望の回路を形成する。第３の窒化けい素もま
た、下に横たわる回路を保護するためのパシベイション
層である。
【００２５】次に、当業者によく知られたマスキング及
びエッチングプロセスで、ボックス９２によって示され
た第３の窒化けい素絶縁層を通じて穴が開口され、これ
によりボックス９４の段階によって示された回路上部に
形成された上部金属接触層と適当な接触をなす。上述の
段階が図１で開発されたＰＮＰ及びＮＰＮプロフィール
上で一旦なされると、実行可能な相補形ヘテロ接合バイ
ポーラトランジスタ結合回路が特定の適用に関して開発
される。
びエッチングプロセスで、ボックス９２によって示され
た第３の窒化けい素絶縁層を通じて穴が開口され、これ
によりボックス９４の段階によって示された回路上部に
形成された上部金属接触層と適当な接触をなす。上述の
段階が図１で開発されたＰＮＰ及びＮＰＮプロフィール
上で一旦なされると、実行可能な相補形ヘテロ接合バイ
ポーラトランジスタ結合回路が特定の適用に関して開発
される。
【００２６】上述のプロセスにより、ＤＣとマイクロ波
性能の両方に関して非常に良好な性能を備えた相補形ヘ
テロ接合バイポーラトランジスタが作り出される。図４
は、上述のプロセスによって開発されたほぼ３０μｍ2
のエミッタエリアを有する一般的なヘテロ接合バイポー
ラトランジスタデバイスに関しての、共通電流−電圧
（Ｉ−Ｖ）エミッタ特性を示す。更に言えば、図４の
（Ａ）のＩ−Ｖ曲線はＮＰＮ型ヘテロ接合バイポーラト
ランジスタのものであり、図４の（Ｂ）のＩ−Ｖ曲線は
ＰＮＰ型ヘテロ接合バイポーラトランジスタのものであ
る。明かなように、これらのデバイスの両方で、良好な
バルク（bulk) 及び接触抵抗を持つ良好なＤＣ特性を示
す。ＮＰＮ曲線は１０μＡベース電流で開始する２５μ
Ａ段階サイズを有する。ＰＮＰ曲線は−１０μＡベース
電流で始まり、７５μＡ段階サイズを有する。更に、こ
の例に関する共通エミッタゲインは一般に、ＮＰＮ Ｈ
ＢＴに対しては５０〜６０、ＰＮＰ ＨＢＴに対しては
６〜１０である。
性能の両方に関して非常に良好な性能を備えた相補形ヘ
テロ接合バイポーラトランジスタが作り出される。図４
は、上述のプロセスによって開発されたほぼ３０μｍ2
のエミッタエリアを有する一般的なヘテロ接合バイポー
ラトランジスタデバイスに関しての、共通電流−電圧
（Ｉ−Ｖ）エミッタ特性を示す。更に言えば、図４の
（Ａ）のＩ−Ｖ曲線はＮＰＮ型ヘテロ接合バイポーラト
ランジスタのものであり、図４の（Ｂ）のＩ−Ｖ曲線は
ＰＮＰ型ヘテロ接合バイポーラトランジスタのものであ
る。明かなように、これらのデバイスの両方で、良好な
バルク（bulk) 及び接触抵抗を持つ良好なＤＣ特性を示
す。ＮＰＮ曲線は１０μＡベース電流で開始する２５μ
Ａ段階サイズを有する。ＰＮＰ曲線は−１０μＡベース
電流で始まり、７５μＡ段階サイズを有する。更に、こ
の例に関する共通エミッタゲインは一般に、ＮＰＮ Ｈ
ＢＴに対しては５０〜６０、ＰＮＰ ＨＢＴに対しては
６〜１０である。
【００２７】図５は、Ｓ−パラメータ（散乱パラメータ
（scattering parameter) ）測定を１〜２６ＧＨｚから
のゲインに対する周波数のグラフで示している。更に言
えば、最大安定ゲイン（ＭＳＧ）及び最大利用可能ゲイ
ン（ＭＡＧ）が、相補形ＨＢＴデバイスに関する周波数
の関数として示されている。この周波数応答は、３０μ
ｍ2 エミッタエリアを備えた相補形ＮＰＮ及びＰＮＰデ
バイスに関するものである。ＤＣ及びマイクロ波の両方
で、別々のウエハ上に従来の分子ビームエピタキシーを
用いて製造されたデバイスから得られるものに匹敵する
近似した結果が得られた。このように、これらのデバイ
スを製造するために必要とされる付加的な成長及びプロ
セス段階は、デバイス性能に悪影響を及ぼすものでなか
った。
（scattering parameter) ）測定を１〜２６ＧＨｚから
のゲインに対する周波数のグラフで示している。更に言
えば、最大安定ゲイン（ＭＳＧ）及び最大利用可能ゲイ
ン（ＭＡＧ）が、相補形ＨＢＴデバイスに関する周波数
の関数として示されている。この周波数応答は、３０μ
ｍ2 エミッタエリアを備えた相補形ＮＰＮ及びＰＮＰデ
バイスに関するものである。ＤＣ及びマイクロ波の両方
で、別々のウエハ上に従来の分子ビームエピタキシーを
用いて製造されたデバイスから得られるものに匹敵する
近似した結果が得られた。このように、これらのデバイ
スを製造するために必要とされる付加的な成長及びプロ
セス段階は、デバイス性能に悪影響を及ぼすものでなか
った。
【００２８】以上の記載は、本発明の実施例を単に例と
して開示したものである。この応用として、高電子移動
度トランジスタ(high electron mobility toransistor
s) （ＨＥＭＴ）及びＨＢＴ、レーザ及びＨＢＴ等を同
一のウエハ上に含むものがある。当業者であれば、以上
の記載、添付図面及び請求の範囲から、請求の範囲に定
義された本発明の意図する範囲から逸脱することなく、
容易に変形や変更を行い得ることに気付くであろう。
して開示したものである。この応用として、高電子移動
度トランジスタ(high electron mobility toransistor
s) （ＨＥＭＴ）及びＨＢＴ、レーザ及びＨＢＴ等を同
一のウエハ上に含むものがある。当業者であれば、以上
の記載、添付図面及び請求の範囲から、請求の範囲に定
義された本発明の意図する範囲から逸脱することなく、
容易に変形や変更を行い得ることに気付くであろう。
【図１】単一の基層上に相補形ＮＰＮ・ＰＮＰプロフィ
ールを製造する段階を示す図。
ールを製造する段階を示す図。
【図２】図１のＮＰＮ及びＰＮＰプロフィールの異なる
層のドーピングコンセントレイションを示す図。
層のドーピングコンセントレイションを示す図。
【図３】図２のプロフィールからＨＢＴトランジスタ回
路を開発するために必要な処理段階を流れ図で示した
図。
路を開発するために必要な処理段階を流れ図で示した
図。
【図４】本発明のプロセスによって開発されたＮＰＮ・
ＰＮＰ ＨＢＴ相補形トランジスタのＩ−Ｖ特性を示す
図。
ＰＮＰ ＨＢＴ相補形トランジスタのＩ−Ｖ特性を示す
図。
【図５】ＰＮＰ及びＮＰＮトランジスタのゲイン曲線に
対する周波数のＳパラメータを示す図。
対する周波数のＳパラメータを示す図。
１２ 基層 １４ ＰＮＰプロフィール １６ 窒化けい素層 １８ レジスト層 ２０ マスク ２２ ＮＰＮプロフィール層
フロントページの続き (72)発明者 アーロン ケンジ オオキ アメリカ合衆国 カリフォルニア州 90502 トーランス ケンウッド 22114 (72)発明者 ドナルド ケイ ウメモト アメリカ合衆国 カリフォルニア州 90266 マンハッタン ビーチ ノース ペック 615 (72)発明者 ジェームズ ラッセル ヴェレビア ジュ ニア アメリカ合衆国 カリフォルニア州 92677 ラグナ ニジェール テラシナ 29752
Claims (22)
- 【請求項１】 分子ビームエピタキシープロセスによっ
て同一基層上に相補形ＰＮＰ及びＮＰＮプロフィールを
製造する方法において、前記方法が、 ＮＰＮ若しくはＰＮＰプロフィールのいづれか一方を分
子ビームエピタキシープロセスによって基層上に付与す
る段階と、 前記基層に相対して付与されたＮＰＮ若しくはＰＮＰプ
ロフィール上に窒化けい素を付与する段階と、 前記基層上の所定エリアにおいて前記ＮＰＮ若しくはＰ
ＮＰプロフィール及び前記窒化けい素層をエッチングに
よって除去する段階と、 前記基層に所定の温度まで熱を加えて残りの窒化けい素
層を強化する段階と、ＮＰＮ若しくはＰＮＰのいづれか
一方を付与する前記段階で付与されなかった相対するＰ
ＮＰ若しくはＮＰＮプロフィールを残りの窒化けい素層
及び選択的にエッチングされた基層エリアの上に分子ビ
ームエピタキシープロセスによって付与する段階と、 前記残りの窒化けい素層及び前記残りの窒化けい素層上
に付与された相対するＮＰＮ若しくはＰＮＰプロフィー
ルをエッチングによって除去し、隣接するＮＰＮ及びＰ
ＮＰプロフィールを前記基層上に形成する段階と、を備
えることを特徴とする方法。 - 【請求項２】 請求項１記載の方法において更に、選択
的にエッチングされる窒化けい素層の前に前記窒化けい
素層の上にレジストを付与し、マスキング層を照射する
ことによって前記レジストを所望の形状パターンに選択
的に現像して、所望のＮＰＮ若しくはＰＮＰプロフィー
ルパターンを形成する段階を備える方法。 - 【請求項３】 請求項１記載の方法において更に、前記
残りの窒化けい素層をエッチングする前に相対して付与
されたＮＰＮ若しくはＰＮＰプロフィール上にレジスト
層を付与し、マスキング層を照射することによって前記
レジストを所望の形状パターンに選択的に現像して、所
望のＮＰＮ若しくはＰＮＰプロフィールパターンを形成
する段階を備える方法。 - 【請求項４】 請求項１記載の方法において、ＮＰＮプ
ロフィール及びＰＮＰプロフィールを前記分子ビームエ
ピタキシーによって付与する段階が、ヘテロ接合バイポ
ーラトランジスタプロフィールの付与を含む方法。 - 【請求項５】 請求項１記載の方法において、前記基層
の加熱段階が前記基層を真空チャンバにおいてほぼ３５
０°Ｃまで熱を加えることを含む方法。 - 【請求項６】 請求項１記載の方法において、最初に付
与された前記ＮＰＮ若しくはＰＮＰプロフィール及び窒
化けい素層をエッチングによって除去する前記段階が、
所定エリアで前記基層をエッチングして、前記相対する
ＮＰＮ若しくはＰＮＰプロフィールを付与する前記段階
のために清浄された表面を準備する段階を含む方法。 - 【請求項７】 請求項４記載の方法において、ＮＰＮ若
しくはＰＮＰプロフィールを付与する段階が、ＧａＡｓ
／ＡｌＧａＡｓヘテロ接合プロフィールの付与を含む方
法。 - 【請求項８】 請求項４記載の方法において、ＮＰＮ若
しくはＰＮＰプロフィールを付与する前記段階が、Ｉｎ
ＧａＡｓ／ＩｎＡｌＡｓ／ＩｎＰヘテロ接合プロフィー
ルの付与を含む方法。 - 【請求項９】 所望形状のトランジスタデバイスを備え
る回路を共通基層上に製造する方法において、前記方法
は、 前記基層上に隣接するＮＰＮ及びＰＮＰプロフィールを
製造する段階であって、前記ＮＰＮ及びＰＮＰプロフィ
ールの各々が少なくともエミッタ領域、ベース領域、及
びコレクタ領域を含むような段階と、 エミッタメサ及びベースメサをＮＰＮ及びＰＮＰプロフ
ィール各々の上に開発する段階と、 前記ＮＰＮプロフィールの前記ベース領域及び前記ＰＮ
Ｐプロフィールの前記エミッタ及びコレクタ領域の上に
Ｐオーム接触を同時に蒸着する段階と、 前記Ｐオーム接触をアニールする段階と、 前記ＮＰＮプロフィールの前記エミッタ及びコレクタ領
域及び前記ＰＮＰプロフィールのベース領域の上にＮオ
ーム接触を同時に蒸着する段階と、 前記Ｎオーム接触をアニールする段階と、を備えること
を特徴とする方法。 - 【請求項１０】 請求項９記載の方法において、トラン
ジスタデバイスの所望形状を作り出す前記方法が、ヘテ
ロ接合バイポーラトランジスタデバイスの所望形状を作
り出す方法である方法。 - 【請求項１１】 請求項９記載の方法において、ＮＰＮ
及びＰＮＰプロフィールを製造する前記段階が、前記Ｎ
ＰＮ及びＰＮＰプロフィールを分子ビームエピタキシー
によって製造する段階を含む方法。 - 【請求項１２】 請求項９記載の方法において、前記Ｐ
オーム接触及びＮオーム接触を蒸着する段階が、分子ビ
ームエピタキシーによってゴールドベリリウム接触を蒸
着することを含む方法。 - 【請求項１３】 請求項９記載の方法において更に、Ｐ
オーム接触を蒸着する段階の後であるが、Ｐオーム接触
をアニールする段階の前に、窒化けい素の絶縁層を付与
する段階を備える方法。 - 【請求項１４】 請求項９記載の方法において更に、複
数の窒化けい素層、薄膜レジスト層及び、関連する複数
の接触層を含むサブシーケンス層を付与し、トランジス
タデバイス及び関連する電気素子に所望の形態を与えて
前記回路を形成する方法。 - 【請求項１５】 所望形状のトランジスタデバイスを共
通基層上に含む回路を製造する方法において、前記方法
は、 少なくともエミッタ領域、ベース領域、及びコレクタ領
域を含むＰＮＰプロフィールを分子ビームエピタキシー
によって前記基層上に付与する段階と、 前記基層に相対するＰＮＰプロフィール上に窒化けい素
層を付与する段階と、 前記基層の所定エリアにおいて前記ＰＮＰプロフィール
及び窒化けい素層をエッチングにより除去する段階と、 残りの窒化けい素層を強化するために前記基層に所定温
度まで熱を加える段階と、 前記残りの窒化けい素層及び選択的にエッチングされた
前記基層エリア上にＮＰＮプロフィールを分子ビームエ
ピタキシーによって付与する段階であって、前記ＮＰＮ
プロフィールが少なくともエミッタ領域、ベース領域及
び、コレクタ領域を含む段階と、 前記残りの窒化けい素層及び前記窒化けい素層上に付与
された前記ＮＰＮプロフィールをエッチングにより除去
して前記基層上に隣接するＮＰＮ及びＰＮＰプロフィー
ルを形成する段階と、を備えることを特徴とする方法。 - 【請求項１６】 請求項１５記載の方法において更に、
前記窒化けい素層の上にレジストを付与し、前記基層に
関して形成されたマスキング層を照射することによって
前記レジストを所望の形状パターンに選択的に現像し
て、所望のＰＮＰプロフィールパターンを形成する段階
を備える方法。 - 【請求項１７】 請求項１５記載の方法において更に、
前記ＮＰＮプロフィール上にレジスト層を付与し、前記
基層に関して形成されたマスキング層を照射することに
よって前記レジストを所望の形状パターンに選択的に現
像して、所望のＮＰＮプロフィールパターンを形成する
方法。 - 【請求項１８】 請求項１５記載の方法において、ＮＰ
Ｎプロフィール及びＰＮＰプロフィールを分子ビームエ
ピタキシーによって付与する段階が、ヘテロ接合バイポ
ーラトランジスタプロフィールの付与を含む方法。 - 【請求項１９】 請求項１５記載の方法において、前記
基層の加熱段階が、前記基層を真空チャンバ内でほぼ３
５０°Ｃまで熱を加えることを含む方法。 - 【請求項２０】 請求項１５記載の方法において、ＰＮ
Ｐプロフィール及び窒化けい素層をエッチングによって
除去する前記段階が、所定エリアで前記基層をエッチン
グして前記ＮＰＮプロフィールを付与する前記段階のた
めに清浄された表面を準備する方法。 - 【請求項２１】 請求項１５記載の方法において更に、
ＮＰＮ及びＰＮＰプロフィール各々の上にエミッタメサ
及びベースメサを開発する段階を備える方法。 - 【請求項２２】 請求項２１記載の方法において更に、
ＮＰＮプロフィールのベース領域及びＰＮＰプロフィー
ルのエミッタ及びコレクタ領域上にＰオーム接触を同時
に蒸着し、このＰオーム接触をアニールし、ＮＰＮプロ
フィールのエミッタ及びコレクタ領域及びＰＮＰプロフ
ィールのベース領域上にＮオーム接触を同時に蒸着し、
このＮオーム接触をアニールする段階を備える方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/772809 | 1991-10-08 | ||
| US07/772,809 US5262335A (en) | 1991-10-08 | 1991-10-08 | Method to produce complementary heterojunction bipolar transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218063A true JPH05218063A (ja) | 1993-08-27 |
| JP2586863B2 JP2586863B2 (ja) | 1997-03-05 |
Family
ID=25096301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219154A Expired - Fee Related JP2586863B2 (ja) | 1991-10-08 | 1992-08-18 | 相補形ヘテロ接合バイポーラトランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5262335A (ja) |
| EP (1) | EP0541205B1 (ja) |
| JP (1) | JP2586863B2 (ja) |
| DE (1) | DE69228648T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698460A (en) * | 1994-04-20 | 1997-12-16 | Texas Instruments Incorporated | Method of self-aligning an emitter contact in a planar heterojunction bipolar transistor and apparatus thereof |
| EP0710984B1 (en) * | 1994-11-02 | 2001-08-08 | Trw Inc. | Method of fabricating monolithic multifunction integrated circuit devices |
| US5940695A (en) * | 1996-10-11 | 1999-08-17 | Trw Inc. | Gallium antimonide complementary HFET |
| US5930635A (en) * | 1997-05-02 | 1999-07-27 | National Semiconductor Corporation | Complementary Si/SiGe heterojunction bipolar technology |
| US6610143B2 (en) * | 2001-01-16 | 2003-08-26 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component |
| US6864742B2 (en) * | 2001-06-08 | 2005-03-08 | Northrop Grumman Corporation | Application of the doherty amplifier as a predistortion circuit for linearizing microwave amplifiers |
| US6469581B1 (en) | 2001-06-08 | 2002-10-22 | Trw Inc. | HEMT-HBT doherty microwave amplifier |
| KR100674835B1 (ko) * | 2005-02-28 | 2007-01-26 | 삼성전기주식회사 | 다파장 반도체 레이저 제조방법 |
| US20100073978A1 (en) * | 2008-09-25 | 2010-03-25 | Infineon Technologies Ag | Bridge rectifier circuit with bipolar transistors |
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| JPH01198068A (ja) * | 1988-02-03 | 1989-08-09 | Hitachi Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4199860A (en) * | 1977-11-11 | 1980-04-29 | Rca Corporation | Method of integrating semiconductor components |
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| US5001534A (en) * | 1989-07-11 | 1991-03-19 | At&T Bell Laboratories | Heterojunction bipolar transistor |
-
1991
- 1991-10-08 US US07/772,809 patent/US5262335A/en not_active Expired - Lifetime
-
1992
- 1992-06-19 EP EP92305677A patent/EP0541205B1/en not_active Expired - Lifetime
- 1992-06-19 DE DE69228648T patent/DE69228648T2/de not_active Expired - Fee Related
- 1992-08-18 JP JP4219154A patent/JP2586863B2/ja not_active Expired - Fee Related
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0541205A2 (en) | 1993-05-12 |
| DE69228648T2 (de) | 1999-09-09 |
| EP0541205A3 (en) | 1993-07-14 |
| DE69228648D1 (de) | 1999-04-22 |
| EP0541205B1 (en) | 1999-03-17 |
| US5262335A (en) | 1993-11-16 |
| JP2586863B2 (ja) | 1997-03-05 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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