JPH05218079A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05218079A JPH05218079A JP4017697A JP1769792A JPH05218079A JP H05218079 A JPH05218079 A JP H05218079A JP 4017697 A JP4017697 A JP 4017697A JP 1769792 A JP1769792 A JP 1769792A JP H05218079 A JPH05218079 A JP H05218079A
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- Japan
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- silicon film
- gate electrode
- semiconductor substrate
- oxide film
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Abstract
(57)【要約】
【目的】 ゲート電極直下のチャンネル不純物濃度を、
ゲート電極中央部より端部でしきい値電圧が高くなるよ
うに不純物濃度を変化させることにより、短チャンネル
効果によるしきい値電圧の低下を防止する。 【構成】 半導体基板１に第１のチャンネル不純物を注
入後、多結晶シリコン膜６を成長し、異方性エッチング
によりパターンニングを行う。次に、第２のチャンネル
不純物をイオン注入した後、第２の多結晶シリコン膜
６′を成長し、異方性エッチングによりエッチバック
し、第１の多結晶シリコン膜６の側壁部にのみ第２の多
結晶シリコン膜６′を残す。これにより、ゲート電極直
下のチャンネル不純物濃度をゲート中央部と端部で異な
る様に形成することができる。チャンネル不純物のドー
ズ量、導電型は、チャンネル中央部より端部で高くなる
ように設定する。
ゲート電極中央部より端部でしきい値電圧が高くなるよ
うに不純物濃度を変化させることにより、短チャンネル
効果によるしきい値電圧の低下を防止する。 【構成】 半導体基板１に第１のチャンネル不純物を注
入後、多結晶シリコン膜６を成長し、異方性エッチング
によりパターンニングを行う。次に、第２のチャンネル
不純物をイオン注入した後、第２の多結晶シリコン膜
６′を成長し、異方性エッチングによりエッチバック
し、第１の多結晶シリコン膜６の側壁部にのみ第２の多
結晶シリコン膜６′を残す。これにより、ゲート電極直
下のチャンネル不純物濃度をゲート中央部と端部で異な
る様に形成することができる。チャンネル不純物のドー
ズ量、導電型は、チャンネル中央部より端部で高くなる
ように設定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にゲート長加工寸法を微細化したＭＯＳ型半
導体装置の製造方法に関する。
に関し、特にゲート長加工寸法を微細化したＭＯＳ型半
導体装置の製造方法に関する。
【０００２】
【従来の技術】本発明の特徴であるゲート電極直下のチ
ャンネル領域の不純物濃度が不均一に形成されているＭ
ＯＳ型半導体装置の従来の技術として特開平２−１０５
４６７号公報を例に挙げて説明する。
ャンネル領域の不純物濃度が不均一に形成されているＭ
ＯＳ型半導体装置の従来の技術として特開平２−１０５
４６７号公報を例に挙げて説明する。
【０００３】図８〜図１１は、Ｐ型半導体基板に形成さ
れた従来のＮチャンネルＭＯＳ（ＮＭＯＳ）半導体装置
の製造方法を示したものである。
れた従来のＮチャンネルＭＯＳ（ＮＭＯＳ）半導体装置
の製造方法を示したものである。
【０００４】まず、図８に示した様に、Ｐ型半導体基板
１上に選択的にフィールド酸化膜２を形成し、次にゲー
ト酸化膜４を形成する。その後、ゲートのしきい値電圧
を所望の値に設定するためにフォトレジスト９をマスク
にＮ型ドレイン領域付近以外のチャンネル領域に第１の
Ｐ型イオン注入を行う。
１上に選択的にフィールド酸化膜２を形成し、次にゲー
ト酸化膜４を形成する。その後、ゲートのしきい値電圧
を所望の値に設定するためにフォトレジスト９をマスク
にＮ型ドレイン領域付近以外のチャンネル領域に第１の
Ｐ型イオン注入を行う。
【０００５】次に図９に示す様にフォトレジスト９′を
マスクとして残るチャンネル領域に第２のＰ型イオン注
入を行う。この時、第２のＰ型イオン注入量は、第１の
Ｐ型イオン注入量より不純物濃度が薄くなるように決定
される。
マスクとして残るチャンネル領域に第２のＰ型イオン注
入を行う。この時、第２のＰ型イオン注入量は、第１の
Ｐ型イオン注入量より不純物濃度が薄くなるように決定
される。
【０００６】次に図１０に示す様に、リンなどのＮ型不
純物をドープした多結晶シリコンを用いてゲート電極６
を形成し、フォトレジスト９″をマスクとしてＮ型不純
物をイオン注入し、図１１に示す様に、イオン注入によ
りＰ型半導体基板１内に導入した不純物を活性化するた
めの熱処理を行いＮ型のソース，ドレイン拡散層８を形
成する。
純物をドープした多結晶シリコンを用いてゲート電極６
を形成し、フォトレジスト９″をマスクとしてＮ型不純
物をイオン注入し、図１１に示す様に、イオン注入によ
りＰ型半導体基板１内に導入した不純物を活性化するた
めの熱処理を行いＮ型のソース，ドレイン拡散層８を形
成する。
【０００７】
【発明が解決しようとする課題】上述した従来の製造方
法で形成したＭＯＳ型半導体装置では、ゲート長加工寸
法を微細化すると、ゲート直下に形成されるチャンネル
領域における電界及び電位がドレイン及びソース拡散層
の電界及び電位の影響を強く受けるようになる。そのた
め、いわゆる短チャンネル効果と呼ばれる現象が生じ、
しきい値電圧の低下が生じる。またこの効果は、ゲート
長加工寸法を微細化するほど顕著に生じ、素子面積の縮
小の妨げとなるという問題点があった。
法で形成したＭＯＳ型半導体装置では、ゲート長加工寸
法を微細化すると、ゲート直下に形成されるチャンネル
領域における電界及び電位がドレイン及びソース拡散層
の電界及び電位の影響を強く受けるようになる。そのた
め、いわゆる短チャンネル効果と呼ばれる現象が生じ、
しきい値電圧の低下が生じる。またこの効果は、ゲート
長加工寸法を微細化するほど顕著に生じ、素子面積の縮
小の妨げとなるという問題点があった。
【０００８】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置の製造方法は、半導体基板を熱酸化し、第１の熱酸
化膜を形成する工程と、前記第１の熱酸化膜を通してイ
オン注入法により、不純物を半導体基板内に導入し、半
導体基板より高濃度の第１の不純物拡散層を形成する工
程と、前記第１の熱酸化膜を除去する工程と、半導体基
板上に第２の熱酸化膜（ゲート酸化膜）を形成する工程
と、第２の熱酸化膜上に第１の多結晶シリコン膜を成長
させる工程と、第１の多結晶シリコン膜を選択的に除去
する工程と、イオン注入法により、第１の多結晶シリコ
ン膜が除去された半導体基板領域に第１の不純物拡散層
と同電型でかつ第１の不純物拡散層より高濃度の第２の
不純物拡散層を形成する工程と、第２の多結晶シリコン
膜を形成する工程と、第１及び第２の多結晶シリコン膜
に、不純物を導入する工程と、第２の多結晶シリコン膜
を異方性のエッチングによりエッチバックすることによ
り第１の多結晶シリコン膜の側壁に第２の多結晶シリコ
ン膜を残し第１及び第２の多結晶シリコン膜でゲート電
極を形成することを特徴とする。
装置の製造方法は、半導体基板を熱酸化し、第１の熱酸
化膜を形成する工程と、前記第１の熱酸化膜を通してイ
オン注入法により、不純物を半導体基板内に導入し、半
導体基板より高濃度の第１の不純物拡散層を形成する工
程と、前記第１の熱酸化膜を除去する工程と、半導体基
板上に第２の熱酸化膜（ゲート酸化膜）を形成する工程
と、第２の熱酸化膜上に第１の多結晶シリコン膜を成長
させる工程と、第１の多結晶シリコン膜を選択的に除去
する工程と、イオン注入法により、第１の多結晶シリコ
ン膜が除去された半導体基板領域に第１の不純物拡散層
と同電型でかつ第１の不純物拡散層より高濃度の第２の
不純物拡散層を形成する工程と、第２の多結晶シリコン
膜を形成する工程と、第１及び第２の多結晶シリコン膜
に、不純物を導入する工程と、第２の多結晶シリコン膜
を異方性のエッチングによりエッチバックすることによ
り第１の多結晶シリコン膜の側壁に第２の多結晶シリコ
ン膜を残し第１及び第２の多結晶シリコン膜でゲート電
極を形成することを特徴とする。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１〜図７は、本発明の一実施例のＮＭＯＳ型半導
体装置の製造方法を示す断面図である。
る。図１〜図７は、本発明の一実施例のＮＭＯＳ型半導
体装置の製造方法を示す断面図である。
【００１０】図１は、Ｐ型半導体基板１上に選択酸化法
（ＬＯＣＯＳ法）によるフィールド酸化膜２とチャンネ
ルストッパー３を形成したものである。
（ＬＯＣＯＳ法）によるフィールド酸化膜２とチャンネ
ルストッパー３を形成したものである。
【００１１】図２に示す様に、半導体基板１表面を熱酸
化し、数１００オングストロームのシリコン酸化膜４を
形成する。この酸化膜４を通してボロンなどのＰ型不純
物を１０〜３０KeV の低加速エネルギーで１×１０12cm
-2〜１×１０13cm-2のドーズ量の範囲でイオン注入法に
より半導体基板１内に導入し、半導体基板１表面に第１
のＰ型不純物拡散層５を形成する。
化し、数１００オングストロームのシリコン酸化膜４を
形成する。この酸化膜４を通してボロンなどのＰ型不純
物を１０〜３０KeV の低加速エネルギーで１×１０12cm
-2〜１×１０13cm-2のドーズ量の範囲でイオン注入法に
より半導体基板１内に導入し、半導体基板１表面に第１
のＰ型不純物拡散層５を形成する。
【００１２】次に図３に示した様に酸化膜４を緩衝剤入
りフッ酸溶液を用いて除去した後、再び半導体基板１を
熱酸化し数１００オングストロームのゲート酸化膜４′
を形成する。さらに、第１の多結晶シリコン膜６とＬＰ
ＣＶＤ法により２０００〜３０００オングストローム成
長させる。
りフッ酸溶液を用いて除去した後、再び半導体基板１を
熱酸化し数１００オングストロームのゲート酸化膜４′
を形成する。さらに、第１の多結晶シリコン膜６とＬＰ
ＣＶＤ法により２０００〜３０００オングストローム成
長させる。
【００１３】次に、図４に示す様にレジストをマスクと
して異方性のエッチングを行い、第１の多結晶シリコン
膜６をパターンニングし、この状態でＰ型不純物をイオ
ン注入法により半導体基板１内に導入する。この時のイ
オン注入における加速エネルギーは、第１のＰ型不純物
拡散層５を形成した時に行ったイオン注入における加速
エネルギーと同等か、それ以下が望ましい。またドーズ
量も第１のＰ型不純物拡散層５を形成した時に行ったイ
オン注入におけるドーズ量と同等とする。この工程によ
り、パターンニングした第１の多結晶シリコン膜６の両
側には、第１の多結晶シリコン膜６直下よりも高い不純
物濃度をもった拡散層５′が形成される。これは、多結
晶シリコン膜６の両側に多結晶シリコン膜６直下よりも
しきい値電圧が高くなる領域を形成したことになる。次
に図５に示した様に、第２の多結晶シリコン膜６′をＬ
ＰＣＶＤ法により１０００〜２０００オングストローム
成長させる。第２の多結晶シリコン膜６′は、第１の多
結晶シリコン膜６の約１／２の膜厚が適当である。さら
にこの状態で熱拡散法により、リンを多結晶シリコン膜
６，６′に導入する。
して異方性のエッチングを行い、第１の多結晶シリコン
膜６をパターンニングし、この状態でＰ型不純物をイオ
ン注入法により半導体基板１内に導入する。この時のイ
オン注入における加速エネルギーは、第１のＰ型不純物
拡散層５を形成した時に行ったイオン注入における加速
エネルギーと同等か、それ以下が望ましい。またドーズ
量も第１のＰ型不純物拡散層５を形成した時に行ったイ
オン注入におけるドーズ量と同等とする。この工程によ
り、パターンニングした第１の多結晶シリコン膜６の両
側には、第１の多結晶シリコン膜６直下よりも高い不純
物濃度をもった拡散層５′が形成される。これは、多結
晶シリコン膜６の両側に多結晶シリコン膜６直下よりも
しきい値電圧が高くなる領域を形成したことになる。次
に図５に示した様に、第２の多結晶シリコン膜６′をＬ
ＰＣＶＤ法により１０００〜２０００オングストローム
成長させる。第２の多結晶シリコン膜６′は、第１の多
結晶シリコン膜６の約１／２の膜厚が適当である。さら
にこの状態で熱拡散法により、リンを多結晶シリコン膜
６，６′に導入する。
【００１４】次に、図６に示す様に異方性エッチングに
より第２の多結晶シリコン膜６′を全体をエッチバック
法によりエッチングする。このことにより、第２の多結
晶シリコン膜６′は、第１の多結晶シリコン膜の側壁部
分のみ残るようになる。このように多結晶シリコン膜
６，６′によりゲート電極を形成することで、ゲート電
極中央部のチャンネル不純物濃度とゲート電極端部にお
けるチャンネル不純物濃度が異なる様にすることができ
る。この場合ゲート電極端部における不純物濃度が高く
なるようにする。
より第２の多結晶シリコン膜６′を全体をエッチバック
法によりエッチングする。このことにより、第２の多結
晶シリコン膜６′は、第１の多結晶シリコン膜の側壁部
分のみ残るようになる。このように多結晶シリコン膜
６，６′によりゲート電極を形成することで、ゲート電
極中央部のチャンネル不純物濃度とゲート電極端部にお
けるチャンネル不純物濃度が異なる様にすることができ
る。この場合ゲート電極端部における不純物濃度が高く
なるようにする。
【００１５】次に、図７に示す様にＬＤＤリン拡散層
７、ソース、ドレイン拡散層８を形成するが、方法は、
従来の製造方法と同一なので説明は省略する。
７、ソース、ドレイン拡散層８を形成するが、方法は、
従来の製造方法と同一なので説明は省略する。
【００１６】また、ＰチャンネルＭＯＳ型半導体装置
も、第１及び第２の不純物の導電型及びイオン注入時の
ドーズ量等を変更することで、上述の製造方法と全く同
様に形成することができる。
も、第１及び第２の不純物の導電型及びイオン注入時の
ドーズ量等を変更することで、上述の製造方法と全く同
様に形成することができる。
【００１７】
【発明の効果】以上説明したように本発明の製造方法に
よれば、ゲート電極直下のチャンネル不純物濃度をゲー
ト電極中央部直下とゲート電極端部直下で異なるように
設定できる。
よれば、ゲート電極直下のチャンネル不純物濃度をゲー
ト電極中央部直下とゲート電極端部直下で異なるように
設定できる。
【００１８】ＭＯＳ型半導体装置のしきい値電圧は、ゲ
ート電極直下の不純物濃度で制御され、実施例で示した
ＭＯＳ型半導体装置の場合、不純物濃度が高い方がしき
い値電圧は高くなる。したがってゲート電極端部直下の
チャンネル不純物拡散層は、しきい値電圧を高くする方
向に素子特性を変動させる。
ート電極直下の不純物濃度で制御され、実施例で示した
ＭＯＳ型半導体装置の場合、不純物濃度が高い方がしき
い値電圧は高くなる。したがってゲート電極端部直下の
チャンネル不純物拡散層は、しきい値電圧を高くする方
向に素子特性を変動させる。
【００１９】ゲート電極加工寸法が大きく、ゲート電極
端部直下の不純物濃度が高い領域が、全チャンネル領域
に比較して十分に小さいならば、ＭＯＳ型半導体装置の
しきい値電圧は、ゲート電極端部直下以外の不純物濃度
（本実施例の図１〜図７−記号５の領域）で決定され
る。
端部直下の不純物濃度が高い領域が、全チャンネル領域
に比較して十分に小さいならば、ＭＯＳ型半導体装置の
しきい値電圧は、ゲート電極端部直下以外の不純物濃度
（本実施例の図１〜図７−記号５の領域）で決定され
る。
【００２０】一方、ゲート長加工寸法が微細化するにつ
れ、ゲート電極端部直下の不純物濃度が高い領域が、全
チャンネル領域中に占める割合が大きくなり、チャンネ
ルのしきい値電圧が上がる方向に特性は変動する。この
しきい値電圧が上がる効果は、短チャンネル効果による
しきい値電圧が下がる効果と相殺し、ゲート長加工寸法
を小さくしてもしきい値電圧は下がることなくほぼ一定
の値を維持できるようになる。
れ、ゲート電極端部直下の不純物濃度が高い領域が、全
チャンネル領域中に占める割合が大きくなり、チャンネ
ルのしきい値電圧が上がる方向に特性は変動する。この
しきい値電圧が上がる効果は、短チャンネル効果による
しきい値電圧が下がる効果と相殺し、ゲート長加工寸法
を小さくしてもしきい値電圧は下がることなくほぼ一定
の値を維持できるようになる。
【００２１】また、一般にドレイン拡散層に接する不純
物拡散層の濃度が高いと、ＭＯＳ型半導体装置の動作時
にチャンネル中を流れるキャリア（ＮＭＯＳ型半導体装
置の場合は電子）がホットキャリアとなりゲート酸化膜
中へ注入され、注入蓄積されたキャリアの電荷によりし
きい値電圧を変動させることが知られている。従来の技
術で述べた特開平２−１０５４６７号公報は、この様な
注入蓄積されたキャリアによるしきい値電圧の変動を回
避するため、ドレイン近傍のチャンネル不純物濃度を下
げるものであるが、本発明のＭＯＳ型半導体装置は、実
施例の構成で述べた様に、ドレイン近傍に低濃度のＬＤ
Ｄ拡散層を備えており、ＬＤＤ拡散層の濃度を最適化す
ることにより、ゲート電極端部直下の不純物濃度を高く
しても、ホットキャリアによるしきい値の変動を回避す
ることができる。
物拡散層の濃度が高いと、ＭＯＳ型半導体装置の動作時
にチャンネル中を流れるキャリア（ＮＭＯＳ型半導体装
置の場合は電子）がホットキャリアとなりゲート酸化膜
中へ注入され、注入蓄積されたキャリアの電荷によりし
きい値電圧を変動させることが知られている。従来の技
術で述べた特開平２−１０５４６７号公報は、この様な
注入蓄積されたキャリアによるしきい値電圧の変動を回
避するため、ドレイン近傍のチャンネル不純物濃度を下
げるものであるが、本発明のＭＯＳ型半導体装置は、実
施例の構成で述べた様に、ドレイン近傍に低濃度のＬＤ
Ｄ拡散層を備えており、ＬＤＤ拡散層の濃度を最適化す
ることにより、ゲート電極端部直下の不純物濃度を高く
しても、ホットキャリアによるしきい値の変動を回避す
ることができる。
【００２２】さらに、従来の技術では、ゲート直下のチ
ャンネル不純物濃度をドレイン近傍とそれ以外の領域で
異なる様に設定するために２回のフォトレジスト工程が
必要であるが、本発明では、ゲート電極をマスクとして
セルフアラインで不純物を半導体基板内に導入するので
フォトレジスト工程は不要である。
ャンネル不純物濃度をドレイン近傍とそれ以外の領域で
異なる様に設定するために２回のフォトレジスト工程が
必要であるが、本発明では、ゲート電極をマスクとして
セルフアラインで不純物を半導体基板内に導入するので
フォトレジスト工程は不要である。
【図１】本発明の一実施例の製造方法を示す断面図であ
る。
る。
【図２】本発明の一実施例の製造方法を示す断面図であ
る。
る。
【図３】本発明の一実施例の製造方法を示す断面図であ
る。
る。
【図４】本発明の一実施例の製造方法を示す断面図であ
る。
る。
【図５】本発明の一実施例の製造方法を示す断面図であ
る。
る。
【図６】本発明の一実施例の製造方法を示す断面図であ
る。
る。
【図７】本発明の一実施例の製造方法を示す断面図であ
る。
る。
【図８】従来の製造方法を示す断面図である。
【図９】従来の製造方法を示す断面図である。
【図１０】従来の製造方法を示す断面図である。
【図１１】従来の製造方法を示す断面図である。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ チャンネルストッパー ４，４′ シリコン酸化膜、ゲート酸化膜 ５，５′ Ｐ型不純物拡散層 ６，６′ 多結晶シリコン膜、ゲート電極 ７ ＬＤＤ拡散層 ８ ソース、ドレイン拡散層 ９，９′，９″ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ
Claims (1)
- 【請求項１】 半導体基板を熱酸化し、第１の熱酸化膜
を形成する工程と、前記第１の熱酸化膜を通してイオン
注入法により、不純物を半導体基板内に導入し、半導体
基板より高濃度の第１の不純物拡散層を形成する工程
と、前記第１の熱酸化膜を除去する工程と、半導体基板
上に第２の熱酸化膜（ゲート酸化膜）を形成する工程
と、第２の熱酸化膜上に第１の多結晶シリコン膜を成長
させる工程と、第１の多結晶シリコン膜を選択的に除去
する工程と、イオン注入法により、第１の多結晶シリコ
ン膜が除去された半導体基板領域に、第１の不純物拡散
層と同電型で、かつ第１の不純物拡散層より高濃度の第
２の不純物拡散層を形成する工程と、第１及び第２の多
結晶シリコン膜に不純物を導入する工程と、第２の多結
晶シリコン膜を異方性のエッチングによりエッチバック
することにより第１の多結晶シリコン膜の側壁に第２の
多結晶シリコン膜を残し、第１及び第２の多結晶シリコ
ン膜でゲート電極を形成することを特徴とするＭＯＳ型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017697A JPH05218079A (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017697A JPH05218079A (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218079A true JPH05218079A (ja) | 1993-08-27 |
Family
ID=11950996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017697A Withdrawn JPH05218079A (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101814437A (zh) * | 2009-02-23 | 2010-08-25 | 精工电子有限公司 | 半导体装置及其制造方法 |
-
1992
- 1992-02-03 JP JP4017697A patent/JPH05218079A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101814437A (zh) * | 2009-02-23 | 2010-08-25 | 精工电子有限公司 | 半导体装置及其制造方法 |
| JP2010199138A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
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