JPH0832055A

JPH0832055A - 半導体装置の製造方法

Info

Publication number: JPH0832055A
Application number: JP16550394A
Authority: JP
Inventors: Toshihiko Mano; 敏彦真野
Original assignee: Toyoda Automatic Loom Works Ltd
Current assignee: Toyota Industries Corp
Priority date: 1994-07-18
Filing date: 1994-07-18
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】簡単な工程でＭＯＳトランジスタの微細化を
実現する半導体装置の製造方法を提供する。【構成】ｐ半導体基板１の表面にシリコン酸化膜２
（ゲート酸化膜１２）を形成する（図１(a) ）。シリコ
ン酸化膜２上に所定形状のゲート電極３（１３）を形成
する（同図(b) ）。シリコン酸化膜２に対して等方性エ
ッチングを行い、ゲート電極３が形成されていない領域
のシリコン酸化膜２を除去し、ゲート電極３の端部の下
部のシリコン酸化膜２をサイドエッチングする（同図
(c) ）。ｐ半導体基板１を熱酸化し、ゲート電極３及び
ｐ半導体基板１の表面にシリコン酸化膜１４，１４ａを
形成する（同図(d) ）。ゲート電極１３をマスクとして
ｎ型不純物をｐ半導体基板１の表面から打ち込み、ｎソ
ース領域５およびｎドレイン領域６を形成する（同図
(e) ）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に微細化したＭＯＳトランジスタの製造方法
に関する。

【０００２】

【従来の技術】半導体装置の集積度は年々向上し、その
性能／コスト比を改善してきた。これは、素子の構造と
回路構成の改良、素子および配線等の微細化によって達
成されてきている。そのような集積回路のなかで、微細
加工技術が最も進んでいる集積回路の一つは、ＭＯＳ集
積回路である。ＭＯＳ集積回路では、製造プロセスが簡
単であり、素子間のアイソレーションが不要であるた
め、集積度を高くすることができる。

【０００３】図４に、一般的なＭＯＳトランジスタの要
部断面構造を示す。同図(a) では、半導体基板１０１の
表面部にソース領域１０２およびドレイン領域１０３が
形成されている。そして、それら領域が形成されている
半導体基板１０１の表面に酸化膜１０４が形成され、さ
らにその酸化膜１０４の表面において、ソース領域１０
２とドレイン領域１０３の間の領域の上部にゲート電極
１０５が設けられている。

【０００４】同図(b) に示す構成では、ソース領域１０
２とドレイン領域１０３との間の半導体基板１０１の表
面にゲート酸化膜１１１が形成されている。そして、そ
のゲート酸化膜１１１上にゲート電極１１２が設けられ
ている。さらに、ゲート電極１１２の上部および側部を
覆うようにして酸化膜１１３が形成されている。

【０００５】ＭＯＳ集積回路の集積度を高めるために
は、図４に示すような各ＭＯＳトランジスタ素子を小さ
く形成することが有効である。そして、各素子を微細化
するための手法のひとつとして、各ＭＯＳトランジスタ
のチャネル長Ｌを小さくすることが行われている。

【０００６】ところが、ＭＯＳトランジスタのチャネル
長Ｌを小さくすると、短チャネル効果が発生する。以
下、図５を参照しながら短チャネル効果について説明す
る。図５に示すｎＭＯＳトランジスタの一般的な使用形
態としては、ソースを接地し、ドレインに正の電圧を印
加する。そして、ソース・ドレイン間に電流を流すとき
には、ＭＯＳトランジスタのスレッシュホルド電圧Ｖ_th
よりも大きなゲート電圧Ｖ_Gをゲート電極１２５に印加
し、ソース領域１２２とドレイン領域１２３との間のｐ
領域（ｐ型基板１２１）の表面近傍の導電型をｎ型半導
体領域に反転させてチャネルを形成する。

【０００７】このとき、ドレイン領域１２３とｐ型基板
１２１との間は逆バイアス状態となり、ドレイン領域１
２３から伸びる空乏層はｐ型基板１２１内において大き
く広がる。そして、この空乏層の影響により、ＭＯＳト
ランジスタのスレッシュホルド電圧Ｖ_thが低下する。さ
らに、この短チャネル効果が著しくなると、ドレイン領
域１２３から伸びる空乏層がソース領域１２２にまで到
達し、ゲート電圧ではドレイン電流を制御することがで
きない「パンチスルー」が発生する。

【０００８】また、ＭＯＳトランジスタのチャネル長Ｌ
が短くなると、チャネル方向（ソース領域１２２とドレ
イン領域１２３とを結ぶ方向）での電界が強くなり、そ
の高電界で高エネルギーを得た電子はドレイン領域１２
３の端部においてなだれ増倍をおこす。なだれ増倍で生
成された電子（ホットエレクトロン）はドレイン領域１
２３へ流れ、さらに、図５に示すように、ドレイン領域
１２３の端部近傍で酸化膜１２４に注入される。このよ
うに、酸化膜１２４に電子（電荷）が入り込むと、ＭＯ
Ｓトランジスタのスレッシュホルド電圧Ｖ_thが変動して
しまい、ＭＯＳトランジスタの動作が不安定になる。

【０００９】上記スレッシュホルド電圧Ｖ_thの変動は、
酸化膜１２４の膜厚が薄くなる程大きくなる。換言すれ
ば、酸化膜１２４の膜厚を厚くすると、スレッシュホル
ド電圧Ｖ_thの変動は小さくなる。ところが、酸化膜１２
４はゲート絶縁膜であり、この酸化膜１２４を厚くする
につれてチャネル領域の導電型反転、すなわちＭＯＳト
ランジスタのオン／オフ制御が困難になるので、酸化膜
１２４をある所定の膜厚以上に厚くすることはできな
い。そこで、上記問題を解決する方法として、例えば特
開昭６０−２０５８０号公報には、図６に示すような構
造が提案されている。

【００１０】図６に示す構造では、第１の酸化膜１３１
上に第１ゲート電極１３３が形成されており、その第１
ゲート電極１３３の上面に接続して第２ゲート電極１３
４が形成されている。第２ゲート電極１３４は、その端
部が第１ゲート電極１３３よりも外側にまで広がってお
り、第２ゲート電極１３４の端部の下側において第１ゲ
ート電極１３３が形成されていない領域には、第２の酸
化膜１３２が形成されている。したがって、ドレイン領
域１２３（ソース領域１２２も同様である）の端部近傍
では、第１の酸化膜１３１および第２の酸化膜１３２が
形成された構成であり、酸化膜が厚くなっているので、
上記注入されるホットエレクトロンによるＭＯＳトラン
ジスタのスレッシュホルド電圧Ｖ_thの変動が小さくな
る。

【００１１】さらに、ゲート電極を図６に示した形状に
すると、ソース領域１２２およびドレイン領域１２３を
形成するときに、第２ゲート電極１３４をマスクとして
イオン打込みを行う（セルフアラインメント）場合、以
下の利点がある。すなわち、ｐ型基板１２１に打ち込ま
れた不純物は、熱処理において、ｐ型基板１２１内で横
方向にも拡散される。この横方向に拡散する距離は、ｐ
型基板１２１の不純物濃度、イオン打込量および熱処理
条件等によって算出できる。そして、この距離を第１ゲ
ート電極１３３に対して第２ゲート電極１３４が突出し
た長さに合わせれば、第１ゲート電極１３３の下部への
ドレイン領域１２３（または、ソース領域１２２）の
「入り込み」がなくなり、同じサイズで素子を形成した
場合には短チャネル効果が小さくなる。

【００１２】

【発明が解決しようとする課題】ところが、図６に示す
構成のゲート電極を形成しようとすると、その製造工程
が複雑である。以下に、図６に示すゲート電極の製造方
法の一例を示す。 (1) ｐ型基板１２１の表面に第１の酸化膜１３１を形成
する。 (2) 第１の酸化膜１３１上にポリシリコン等を一様に形
成し、そのポリシリコンをエッチングして第１ゲート電
極１３３を形成する。 (3) 第２の酸化膜１３２を形成する。 (4) 第２ゲート電極１３４を形成する。 (5) イオン打込および熱処理によって、ソース領域１２
２およびドレイン領域１２３を形成する。

【００１３】上記工程は一例であるが、従来の製造方法
においては、図６に示す形状のゲート電極を形成する場
合、第１ゲート電極１３３の形成と第２ゲート電極１３
４の形成を別工程で行っていた。このため、工程数が多
くなり、製造時間が長く、また、製造コストも高くなっ
ていた。

【００１４】本発明は上記問題を解決するものであり、
簡単な工程でＭＯＳトランジスタの微細化を実現する半
導体装置の製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、半導体基板の表面の酸化膜上に所定
形状のポリシリコンを設ける工程と、上記酸化膜に対し
て等方性エッチングを行う工程と、上記半導体基板を熱
酸化する工程と、上記半導体基板にイオン打込みをする
工程とからなる。

【００１６】請求項２に記載の半導体装置の製造方法
は、請求項１を前提とし、上記エッチング工程において
上記ポリシリコンの端部の下部に形成されている上記酸
化膜を所定の量だけサイドエッチングする。

【００１７】請求項３に記載の半導体装置の製造方法
は、半導体基板の表面の酸化膜上に所定形状のゲート電
極を設ける工程と、上記酸化膜に対して等方性エッチン
グを行い上記ゲート電極の端部の下部に形成されている
該酸化膜を所定の量だけ除去する工程と、上記半導体基
板を熱酸化する工程と、上記ゲート電極をマスクとして
上記半導体基板にイオン打込みを行いソース領域および
ドレイン領域を形成する工程とからなる。

【００１８】

【作用】半導体基板の表面の酸化膜上に所定形状のポリ
シリコン（ゲート電極）を設けた後に、該酸化膜に対し
て等方性エッチングを行うと、該ポリシリコンが形成さ
れていない領域の酸化膜が除去されるとともに、該ポリ
シリコンの端部の下側に形成されている酸化膜がサイド
エッチングされる。

【００１９】この状態で半導体基板を熱酸化すると、上
記ポリシリコンおよび半導体基板の表面に酸化膜が成長
し、上記ポリシリコンの端部の下側の領域には酸化膜が
形成される。また、この熱酸化では、このような表面成
長による酸化膜の形成とともに、該ポリシリコンの内部
方向へ浸食するような酸化膜の形成も進む。ここで、上
記ポリシリコンの上部および側部では一様に浸食（酸化
膜形成）されるが、その下部では、上記エッチング工程
において酸化膜が除去された部分からのみ浸食される。
このため、熱酸化後のポリシリコンは、その端部の下部
が削られた形状となる。換言すれば、ポリシリコンの中
央部の下側に形成されている酸化膜は薄く、ポリシリコ
ンの端部の下側の酸化膜は厚くなる。

【００２０】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。本発明の一実施例の半導体装置の製造
工程を図１に示す。ここでは、ｎＭＯＳトランジスタを
採り上げて説明する。

【００２１】まず、図１(a) に示すように、ｐ半導体基
板１の表面にシリコン酸化膜２を一様に形成する。この
シリコン酸化膜２は、ｎＭＯＳトランジスタのゲート絶
縁膜となるので、スレッシュホルド電圧等を考慮した膜
厚で形成する。

【００２２】次に、図１(b) に示すように、シリコン酸
化膜２上にポリシリコンからなるゲート電極３を形成す
る。この工程では、まず、シリコン酸化膜２の表面に一
様にポリシリコンを堆積させる。続いて、このポリシリ
コンの表面からリン等の不純物を全面に拡散させ、その
抵抗値を小さくする。そして、ポリシリコンを所定形状
にエッチングしてゲート電極３を形成する。

【００２３】次に、図１(c) に示すように、シリコン酸
化膜２に対してエッチングを行う。このエッチング工程
では、たとえばＨＦ系（フッ化水素酸系）のエッチング
液を用いて、等方性のウエットエッチングを行う。この
等方性エッチングでは、ゲート電極３が形成されていな
い領域のシリコン酸化膜２が除去されるとともに、ゲー
ト電極３の端部（周辺部）の下側に形成されているシリ
コン酸化膜２がサイドエッチングされる。このため、ゲ
ート電極３の端部の下側には「何もない」空間ができ
る。以後、このエッチング後に残るシリコン酸化膜２を
ゲート酸化膜１２と呼ぶことにする。

【００２４】続いて、図２に移り、上記エッチング工程
の次に行われる酸化工程について詳細に説明する。図２
(a) は、図１(c) を拡大した図である。図２(a) におい
て、サイドエッチングによって除去されたシリコン酸化
膜２の深さＤは、エッチング時間等によって制御する。

【００２５】この状態でｐ半導体基板１を熱酸化する。
この熱酸化では、図２(b) に示すように、ｐ半導体基板
１の表面にシリコン酸化膜４（図２(b) の右上りの斜線
で示す領域）が形成される。また、ゲート電極３の表面
（上面、側面、及び下面においてシリコン酸化膜２が除
去された領域）にもシリコン酸化膜４が形成される。こ
こで、ゲート電極３は不純物を多く含んだポリシリコン
であり、熱酸化時には増速酸化されるため、ゲート電極
３の表面にはｐ半導体基板１の表面と比べて厚いシリコ
ン酸化膜４が成長する。

【００２６】一方、この熱酸化工程では、ゲート電極３
（ｐ半導体基板１も同様であるが、説明は省略する）の
内部方向に向かっても、そのポリシリコンを浸食するよ
うにしてシリコン酸化膜４ａ（図２(b) の右下りの斜線
で示す領域）が形成される。ここで、ゲート電極３の上
部および側部では一様にシリコン酸化膜４ａが形成され
るが、その下部では、上記エッチング工程においてシリ
コン酸化膜２が除去された部分からのみシリコン酸化膜
４ａが形成される。換言すれば、ゲート電極３の下部で
は、その端部においてのみ酸化反応が起こり、ポリシリ
コンが「浸食」されてシリコン酸化膜となる。すなわ
ち、熱酸化後のゲート電極３は、その端部の下部が酸化
膜によって削られた形状となる（以後、この形状のゲー
ト電極をゲート電極１３と呼ぶことにする）。この結
果、ゲート電極１３の中央部の下側では、ゲート酸化膜
１２からなる薄い絶縁膜構成となり、ゲート電極１３端
部の下側では、シリコン酸化膜４およびシリコン酸化膜
４ａからなる厚い絶縁膜構成となる（以後、シリコン酸
化膜４および４ａからなる絶縁膜をシリコン酸化膜１４
と呼び、特に、ゲート電極１３の端部の下部に形成され
た絶縁膜をシリコン酸化膜１４ａと呼ぶ）。その構成を
図２(c) に示す。

【００２７】続いて、図１に戻り、上記熱酸化以降の工
程について説明する。図１(d) は、図２(c) と同じ状態
を示している。図１(d) の状態につづいて、ｎソース領
域５およびｎドレイン領域６を形成するためにイオン打
込みを行う。ここでは、ｎ型不純物として、Ｐ，Ａｓ，
またはＳｂ等を注入する。このイオン打込みでは、上述
の工程で形成したゲート電極１３をマスクとする。すな
わち、ｎソース領域５およびｎドレイン領域６をセルフ
アラインプロセスで形成する。

【００２８】この後、注入した不純物を活性化するため
に熱処理を行い、図１(e) に示すように、ｎソース領域
５およびｎドレイン領域６が形成される。この熱処理に
おいて、不純物は全方向に拡散される。このため、注入
された不純物は、ゲート電極１３の下側にも拡散する
が、ゲート酸化膜１２の下部にまで到達することはな
い。実際は、その設計段階において上記熱処理条件が予
め設定されており、どの程度拡散されるかは既知である
ので、その不純物のゲート電極１３の下側への拡散範囲
よりも深くシリコン酸化膜２をサイドエッチングしてい
る。

【００２９】このようにしてｎＭＯＳトランジスタが形
成されるが、上記工程では、シリコン酸化膜２の上面に
ゲート電極３を形成し、その状態でシリコン酸化膜２に
対して等方性エッチングをした後に熱酸化を行うことに
よって、図２(c) に示すような形状のゲート電極１３を
形成している。この製造方法は、従来の方法と比べて工
程数が少なく、短時間でかつ低コストである。

【００３０】上記工程によって形成されたｎＭＯＳトラ
ンジスタでは、微細加工を目的としているので、ｎソー
ス領域５とｎドレイン領域６との間の距離（チャネル
長）はできるだけ短く形成されている。したがって、ｎ
ソース領域５とｎドレイン領域６との間は高電界状態と
なり、高エネルギーを持った電子がｎドレイン領域６の
端部から、そのｎドレイン領域６の端部の上側に形成さ
れているシリコン酸化膜１４ａに注入される恐れがあ
る。ところが、このシリコン酸化膜１４ａは、ゲート酸
化膜１２と比べて厚く形成されているので、そこに電子
（電荷）が入り込んだ場合でもｎＭＯＳトランジスタの
スレッシュホルド電圧Ｖ_thの変動は小さく、ｎＭＯＳト
ランジスタの特性は安定している。

【００３１】ＭＯＳトランジスタのチャネル長とスレッ
シュホルド電圧Ｖ_thとの関係を図３に示す。同図におい
て、従来技術として示した例は、ゲート電極が図４の構
成のＭＯＳトランジスタである。従来のＭＯＳトランジ
スタでは、同図に破線で示すように、チャネル長が短く
なると、短チャネル効果のためにスレッシュホルド電圧
Ｖ_thが小さくなり、またスレッシュホルド電圧Ｖ_thの値
がばらついてＭＯＳトランジスタの特性が不安定であっ
た。これに対して本実施例のＭＯＳトランジスタでは、
チャネル長を短くした場合、ゲート電極１３下の絶縁膜
に対するシリコン酸化膜１４ａが占める面積の割合が大
きくなり、スレッシュホルド電圧Ｖ_thを大きくする作用
が働いて短チャネル効果を防ぐことができる。また、厚
い絶縁膜（シリコン酸化膜１４ａ）に対するスレッシュ
ホルド電圧Ｖ_thは、薄い絶縁膜（ゲート酸化膜１２）に
対するスレッシュホルド電圧Ｖ_thに比べて高く、チャネ
ル長が短い場合にはシリコン酸化膜１４ａに対するスレ
ッシュホルド電圧Ｖ_thが支配的となり、ＭＯＳトランジ
スタのスレッシュホルド電圧Ｖ_thは、図３に実線で示す
ように、チャネル長に対してほぼ一定の特性をとる。

【００３２】なお、本発明は、ｐＭＯＳトランジスタに
も適用可能である。

【００３３】

【発明の効果】本発明の製造方法によれば、ＭＯＳトラ
ンジスタのゲート電極の端部の下側の酸化膜を他の領域
のゲート酸化膜よりも厚く形成する場合の製造工程を減
らしたので、微細化し、かつ安定した特性が得られるＭ
ＯＳトランジスタの製造時間および製造コストが改善さ
れた。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の製造工程を示
す図である。

【図２】上記実施例の製造工程において、熱酸化処理を
説明する図である。

【図３】ＭＯＳトランジスタのチャネル長とスレッシュ
ホルド電圧の関係を示す図である。

【図４】一般的なＭＯＳトランジスタの要部断面構成図
である。

【図５】ＭＯＳトランジスタにおける短チャネル効果を
説明する図である。

【図６】ゲート電極の形状を工夫したＭＯＳトランジス
タの要部断面構成図である。

【符号の説明】

１ｐ半導体基板２シリコン酸化膜３ゲート電極４シリコン酸化膜４ａシリコン酸化膜５ｎソース領域６ｎドレイン領域１２ゲート酸化膜１３ゲート電極１４シリコン酸化膜１４ａシリコン酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面の酸化膜上に所定形状
のポリシリコンを設ける工程と、上記酸化膜に対して等方性エッチングを行う工程と、上記半導体基板を熱酸化する工程と、上記半導体基板にイオン打込みをする工程と、からなることを特徴とする半導体装置の製造方法。
【請求項２】上記エッチング工程では、上記ポリシリ
コンの端部の下部に形成されている上記酸化膜を所定の
量だけサイドエッチングすることを特徴とする請求項１
に記載の半導体装置の製造方法。
【請求項３】半導体基板の表面の酸化膜上に所定形状
のゲート電極を設ける工程と、上記酸化膜に対して等方性エッチングを行い、上記ゲー
ト電極の端部の下部に形成されている該酸化膜を所定の
量だけ除去する工程と、上記半導体基板を熱酸化する工程と、上記ゲート電極をマスクとして上記半導体基板にイオン
打込みを行い、ソース領域およびドレイン領域を形成す
る工程と、からなることを特徴とする半導体装置の製造方法。