JPH05218098A - ヘテロ接合型電界効果トランジスタおよびその製造方法 - Google Patents
ヘテロ接合型電界効果トランジスタおよびその製造方法Info
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- JPH05218098A JPH05218098A JP2112292A JP2112292A JPH05218098A JP H05218098 A JPH05218098 A JP H05218098A JP 2112292 A JP2112292 A JP 2112292A JP 2112292 A JP2112292 A JP 2112292A JP H05218098 A JPH05218098 A JP H05218098A
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- layer
- gate electrode
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Abstract
(57)【要約】
【目的】ソース，ドレイン直列抵抗の低減を図ったヘテ
ロ接合型電界効果トランジスタを提供することを目的と
する。 【構成】半絶縁性ＧａＡｓ基板１上にｉ型ＧａＡｓバッ
ファ層２を介してｎ型ＧａＡｓ動作層３が形成され、こ
の上ｉ型ＡｌＧａＡｓ層４を介してゲート電極５が形成
されており、ｉ型ＡｌＧａＡｓ層４はゲート電極５の直
下のみに設けられていて、ソース，ドレイン領域にはゲ
ート領域に近接してｎ型ＧａＡｓ動作層３上に形成され
たｎ+ 型ＧａＡｓ層６と、この上に重ねてゲート領域か
ら少し離れて形成されたｎ++型ＧａＡｓ層７とを有す
る。
ロ接合型電界効果トランジスタを提供することを目的と
する。 【構成】半絶縁性ＧａＡｓ基板１上にｉ型ＧａＡｓバッ
ファ層２を介してｎ型ＧａＡｓ動作層３が形成され、こ
の上ｉ型ＡｌＧａＡｓ層４を介してゲート電極５が形成
されており、ｉ型ＡｌＧａＡｓ層４はゲート電極５の直
下のみに設けられていて、ソース，ドレイン領域にはゲ
ート領域に近接してｎ型ＧａＡｓ動作層３上に形成され
たｎ+ 型ＧａＡｓ層６と、この上に重ねてゲート領域か
ら少し離れて形成されたｎ++型ＧａＡｓ層７とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロ接合型電界効果
トランジスタとその製造方法に関する。
トランジスタとその製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ／ＡｌＧａＡｓ等のヘテロ接合
を有する電界効果トランジスタは、従来のＧａＡｓＭＥ
ＳＦＥＴにない種々の利点を有し、高速デバイスとして
注目されている。この種のヘテロ接合型電界効果トラン
ジスタの代表例として、ＨＥＭＴ（Ｈigh Ｅlectron Ｍ
obility Ｔransistor ）やＤＭＴ（Ｄoped- channel MI
S-like gate Ｔransistor ）がある。
を有する電界効果トランジスタは、従来のＧａＡｓＭＥ
ＳＦＥＴにない種々の利点を有し、高速デバイスとして
注目されている。この種のヘテロ接合型電界効果トラン
ジスタの代表例として、ＨＥＭＴ（Ｈigh Ｅlectron Ｍ
obility Ｔransistor ）やＤＭＴ（Ｄoped- channel MI
S-like gate Ｔransistor ）がある。
【０００３】図７は従来例のＤＭＴの断面図である。こ
のＤＭＴは、半絶縁性のＧａＡｓ基板１１上に、アンド
ープ（ｉ型）のＧａＡｓバッファ層１２を介してｎ型Ｇ
ａＡｓ動作層１３、ｉ型のＡｌＧａＡｓ層１４が順次エ
ピタキシャル成長されたウェハを用いて構成されてい
る。ＡｌＧａＡｓ層１４上に耐熱性金属例えばＷＳｉに
よるゲート電極１５が形成され、このゲート電極をマス
クとして例えばＳｉをイオン注入してソース，ドレイン
領域に高濃度ｎ型層１６1 ，１６2 が形成されている。
高濃度ｎ型層１６1 ，１６2 上には例えばＡｕＧｅ／Ｎ
ｉからなるオーミック電極１７1 ，１７2 が形成されて
いる。
のＤＭＴは、半絶縁性のＧａＡｓ基板１１上に、アンド
ープ（ｉ型）のＧａＡｓバッファ層１２を介してｎ型Ｇ
ａＡｓ動作層１３、ｉ型のＡｌＧａＡｓ層１４が順次エ
ピタキシャル成長されたウェハを用いて構成されてい
る。ＡｌＧａＡｓ層１４上に耐熱性金属例えばＷＳｉに
よるゲート電極１５が形成され、このゲート電極をマス
クとして例えばＳｉをイオン注入してソース，ドレイン
領域に高濃度ｎ型層１６1 ，１６2 が形成されている。
高濃度ｎ型層１６1 ，１６2 上には例えばＡｕＧｅ／Ｎ
ｉからなるオーミック電極１７1 ，１７2 が形成されて
いる。
【０００４】この様な従来のＤＭＴの利点は、電子が走
行するｎ型ＧａＡｓ動作層１３とゲート電極１５の間
に、動作層より電子親和力の小さい層が存在するため、
ゲートの順方向耐圧が向上することにある。通常のＭＥ
ＳＦＥＴでは、性能向上のためにゲート長を短くした場
合、動作層内の電界の２次元効果を抑制するために動作
層を浅くかつ高濃度にする必要がある。そうすると、動
作層には直接ショットキーゲート電極が形成されている
ために、ショットキー障壁を介してのトンネル電流が増
大し、いわゆる理想因子（ｎ値）が劣化し、また障壁高
さが低下するという問題が生じる。特に障壁高さの低下
は、ＤＣＦＬのような論理回路を構成した場合に、論理
振幅が低下し、動作マージンが低下する原因となる。低
いゲート電圧で順方向電流が流れ込むからである。これ
に対してＤＭＴは、ゲート長を短くした場合でも高い順
方向電圧を維持することができるため、ＭＥＳＦＥＴに
比べて論理回路を構成する基本素子として優れている。
行するｎ型ＧａＡｓ動作層１３とゲート電極１５の間
に、動作層より電子親和力の小さい層が存在するため、
ゲートの順方向耐圧が向上することにある。通常のＭＥ
ＳＦＥＴでは、性能向上のためにゲート長を短くした場
合、動作層内の電界の２次元効果を抑制するために動作
層を浅くかつ高濃度にする必要がある。そうすると、動
作層には直接ショットキーゲート電極が形成されている
ために、ショットキー障壁を介してのトンネル電流が増
大し、いわゆる理想因子（ｎ値）が劣化し、また障壁高
さが低下するという問題が生じる。特に障壁高さの低下
は、ＤＣＦＬのような論理回路を構成した場合に、論理
振幅が低下し、動作マージンが低下する原因となる。低
いゲート電圧で順方向電流が流れ込むからである。これ
に対してＤＭＴは、ゲート長を短くした場合でも高い順
方向電圧を維持することができるため、ＭＥＳＦＥＴに
比べて論理回路を構成する基本素子として優れている。
【０００５】しかし、従来のＤＭＴにおいて、高い順方
向電圧を維持しているところの動作層より電子親和力の
小さい層は、ソース，ドレインの直列抵抗を増大させる
原因となっている。すなわち電子親和力の小さい層は、
ゲート順方向特性に対してはポテンシャルバリアとな
り、ゲート電極から動作層への電子注入を防止する働き
をするが、この層はソース，ドレイン領域にも存在する
ため、ソース電極から動作層へ、或いは動作層からドレ
イン電極への電子注入のバリアともなるからである。
向電圧を維持しているところの動作層より電子親和力の
小さい層は、ソース，ドレインの直列抵抗を増大させる
原因となっている。すなわち電子親和力の小さい層は、
ゲート順方向特性に対してはポテンシャルバリアとな
り、ゲート電極から動作層への電子注入を防止する働き
をするが、この層はソース，ドレイン領域にも存在する
ため、ソース電極から動作層へ、或いは動作層からドレ
イン電極への電子注入のバリアともなるからである。
【０００６】図７のＤＭＴでは、イオン注入によりソー
ス，ドレイン領域に高濃度ｎ型層を形成して、ソース，
ドレイン直列抵抗低減を図っている。しかし、ＡｌＧａ
Ａｓ層は一般にＧａＡｓ層に比べて注入イオンの活性化
率が低く、ＡｌＧａＡｓ層を十分低抵抗にすることはで
きないし、またＧａＡｓ／ＡｌＧａＡｓヘテロ接合のポ
テンシャルバリアを十分低くすることもできない。
ス，ドレイン領域に高濃度ｎ型層を形成して、ソース，
ドレイン直列抵抗低減を図っている。しかし、ＡｌＧａ
Ａｓ層は一般にＧａＡｓ層に比べて注入イオンの活性化
率が低く、ＡｌＧａＡｓ層を十分低抵抗にすることはで
きないし、またＧａＡｓ／ＡｌＧａＡｓヘテロ接合のポ
テンシャルバリアを十分低くすることもできない。
【０００７】
【発明が解決しようとする課題】以上のように従来のヘ
テロ接合型電界効果トランジスタは、高いゲート順方向
耐圧が得られる反面、ソース，ドレインの直列抵抗が十
分低減できないという問題があった。
テロ接合型電界効果トランジスタは、高いゲート順方向
耐圧が得られる反面、ソース，ドレインの直列抵抗が十
分低減できないという問題があった。
【０００８】本発明は、この様な事情を考慮してなされ
たもので、ソース，ドレイン直列抵抗の低減を図ったヘ
テロ接合型電界効果トランジスタを提供することを目的
とする。
たもので、ソース，ドレイン直列抵抗の低減を図ったヘ
テロ接合型電界効果トランジスタを提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明は、動作層となる
第１の半導体層と、この第１の半導体層上に形成された
第１の半導体層より電子親和力が小さくかつバンドギャ
ップの大きい第２の半導体層と、この第２の半導体層上
に形成されたゲート電極と、このゲート電極を挟んで形
成されたソース，ドレイン領域とを有するヘテロ接合型
電界効果トランジスタにおいて、 (a) 前記第２の半導体層は前記ゲート電極直下にのみ設
けられ、かつ、
第１の半導体層と、この第１の半導体層上に形成された
第１の半導体層より電子親和力が小さくかつバンドギャ
ップの大きい第２の半導体層と、この第２の半導体層上
に形成されたゲート電極と、このゲート電極を挟んで形
成されたソース，ドレイン領域とを有するヘテロ接合型
電界効果トランジスタにおいて、 (a) 前記第２の半導体層は前記ゲート電極直下にのみ設
けられ、かつ、
【００１０】(b) 前記ソース，ドレイン領域は、前記第
１の半導体層上にこれと同じ材料により前記第２の半導
体層およびゲート電極に近接して形成された第３の半導
体層と、この第３の半導体層上にこれと同じ材料により
前記ゲート電極から所定距離離れた位置に形成された，
高濃度に不純物がドープされた第４の半導体層との積層
構造を有することを特徴とする。
１の半導体層上にこれと同じ材料により前記第２の半導
体層およびゲート電極に近接して形成された第３の半導
体層と、この第３の半導体層上にこれと同じ材料により
前記ゲート電極から所定距離離れた位置に形成された，
高濃度に不純物がドープされた第４の半導体層との積層
構造を有することを特徴とする。
【００１１】本発明はまた、この様なヘテロ接合型電界
効果トランジスタを製造する方法であって、半導体基板
上に、動作層となる第１の半導体層とこれより電子親和
力が小さくかつバンドギャップが大きい第２の半導体層
を順次成長させ、この第２の半導体層上にゲート電極を
形成した後、ゲート電極をマスクとして第２の半導体層
をエッチングして第１の半導体層を露出させ、露出した
第１の半導体層上にこれと同じ半導体材料からなる第３
の半導体層を選択成長させ、更にゲート電極および第２
の半導体層の側壁に絶縁膜を形成して、これらゲート電
極および絶縁膜をマスクとして、第３の半導体層上にこ
れと同じ半導体材料からなる高濃度に不純物がドープさ
れた第４の半導体層を選択成長させることを特徴とす
る。
効果トランジスタを製造する方法であって、半導体基板
上に、動作層となる第１の半導体層とこれより電子親和
力が小さくかつバンドギャップが大きい第２の半導体層
を順次成長させ、この第２の半導体層上にゲート電極を
形成した後、ゲート電極をマスクとして第２の半導体層
をエッチングして第１の半導体層を露出させ、露出した
第１の半導体層上にこれと同じ半導体材料からなる第３
の半導体層を選択成長させ、更にゲート電極および第２
の半導体層の側壁に絶縁膜を形成して、これらゲート電
極および絶縁膜をマスクとして、第３の半導体層上にこ
れと同じ半導体材料からなる高濃度に不純物がドープさ
れた第４の半導体層を選択成長させることを特徴とす
る。
【００１２】
【作用】本発明においては、電子親和力が小さくかつバ
ンドギャップが大きい半導体層はゲート電極直下のみに
存在し、ソース，ドレイン領域は動作層と同じ高濃度不
純物ドープが可能な半導体層により構成される。したが
ってソース電極から動作層へ、また動作層からドレイン
電極への電子の流れる部分にはポテンシャルバリアが存
在しない。この結果、ゲート電極部の高い順方向耐圧を
維持しながら、ソース，ドレインの直列抵抗を大きく低
減することができ、高性能のヘテロ接合電界効果トラン
ジスタを得ることができる。
ンドギャップが大きい半導体層はゲート電極直下のみに
存在し、ソース，ドレイン領域は動作層と同じ高濃度不
純物ドープが可能な半導体層により構成される。したが
ってソース電極から動作層へ、また動作層からドレイン
電極への電子の流れる部分にはポテンシャルバリアが存
在しない。この結果、ゲート電極部の高い順方向耐圧を
維持しながら、ソース，ドレインの直列抵抗を大きく低
減することができ、高性能のヘテロ接合電界効果トラン
ジスタを得ることができる。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１４】図１は、本発明の一実施例に係るＤＭＴの
断面構造である。このＤＭＴは、半絶縁性ＧａＡｓ基板
１上に、ｉ型ＧａＡｓバッファ層２を介してｎ型ＧａＡ
ｓ動作層３（第１の半導体層）がエピタキシャル成長さ
れている。ｎ型ＧａＡｓ動作層３上にはこれより電子親
和力が小さくかつバンドギャップが大きい材料であるｉ
型ＡｌＧａＡｓ層４（第２の半導体層）がエピタキシャ
ル成長され、その上に耐熱性金属であるＷＳｉからなる
ゲート電極５が形成されている。ＡｌＧａＡｓ層４はゲ
ート電極５の直下のみに設けられている。
断面構造である。このＤＭＴは、半絶縁性ＧａＡｓ基板
１上に、ｉ型ＧａＡｓバッファ層２を介してｎ型ＧａＡ
ｓ動作層３（第１の半導体層）がエピタキシャル成長さ
れている。ｎ型ＧａＡｓ動作層３上にはこれより電子親
和力が小さくかつバンドギャップが大きい材料であるｉ
型ＡｌＧａＡｓ層４（第２の半導体層）がエピタキシャ
ル成長され、その上に耐熱性金属であるＷＳｉからなる
ゲート電極５が形成されている。ＡｌＧａＡｓ層４はゲ
ート電極５の直下のみに設けられている。
【００１５】ソース，ドレイン領域には、ｎ型ＧａＡｓ
動作層３上に、ｉ型ＡｌＧａＡｓ層４に接して、或いは
僅かに離れて比較的高濃度のｎ+ 型ＧａＡｓ層６
（６1 ，６2 ）（第３の半導体層）が形成され、更にこ
の上にゲート電極５から所定距離はなれた状態で十分高
濃度のｎ++型ＧａＡｓ層７（７1 ，７2 ）（第４の半導
体層）が形成されている。ｎ++型ＧａＡｓ層７上に、Ａ
ｕＧｅ合金からなるソース，ドレイン電極８（８1 ，８
2 ）が形成されている。
動作層３上に、ｉ型ＡｌＧａＡｓ層４に接して、或いは
僅かに離れて比較的高濃度のｎ+ 型ＧａＡｓ層６
（６1 ，６2 ）（第３の半導体層）が形成され、更にこ
の上にゲート電極５から所定距離はなれた状態で十分高
濃度のｎ++型ＧａＡｓ層７（７1 ，７2 ）（第４の半導
体層）が形成されている。ｎ++型ＧａＡｓ層７上に、Ａ
ｕＧｅ合金からなるソース，ドレイン電極８（８1 ，８
2 ）が形成されている。
【００１６】各部の濃度や厚みの具体的数値例を挙げれ
ば、ｉ型ＧａＡｓバッファ層は厚み５００nm、ｎ型Ｇａ
Ａｓ動作層３は不純物濃度２×１０18／cm3 、厚み約６
nmとする。ｉ型ＡｌＧａＡｓ層４は、厚み約２０nmであ
り、ｎ+ 型ＧａＡｓ層６は不純物濃度３×１０18／c
m3 、厚みがｉ型ＡｌＧａＡｓ層４より薄く、約１５nm
とする。ｎ++型ＧａＡｓ層７は、ゲート電極５から０．
２μm 離れて形成され、不純物濃度が５×１０18／c
m3 、厚み３００nmとする。
ば、ｉ型ＧａＡｓバッファ層は厚み５００nm、ｎ型Ｇａ
Ａｓ動作層３は不純物濃度２×１０18／cm3 、厚み約６
nmとする。ｉ型ＡｌＧａＡｓ層４は、厚み約２０nmであ
り、ｎ+ 型ＧａＡｓ層６は不純物濃度３×１０18／c
m3 、厚みがｉ型ＡｌＧａＡｓ層４より薄く、約１５nm
とする。ｎ++型ＧａＡｓ層７は、ゲート電極５から０．
２μm 離れて形成され、不純物濃度が５×１０18／c
m3 、厚み３００nmとする。
【００１７】この実施例のＤＭＴでは、ゲート電極５と
ｎ型ＧａＡｓ動作層３との間にｉ型ＡｌＧａＡｓ層４が
存在し、したがってゲートの順方向耐圧が高いという性
能は維持されている。一方、ソース，ドレイン領域は、
ソース電極，ドレイン電極とｎ型ＧａＡｓ動作層の間の
電子が流れる経路がすべて動作層と同じＧａＡｓ層とな
っているため、これらの経路には電子に対するポテンシ
ャルバリアは存在しない。したがってソース，ドレイン
の直列抵抗が大きく低減されている。
ｎ型ＧａＡｓ動作層３との間にｉ型ＡｌＧａＡｓ層４が
存在し、したがってゲートの順方向耐圧が高いという性
能は維持されている。一方、ソース，ドレイン領域は、
ソース電極，ドレイン電極とｎ型ＧａＡｓ動作層の間の
電子が流れる経路がすべて動作層と同じＧａＡｓ層とな
っているため、これらの経路には電子に対するポテンシ
ャルバリアは存在しない。したがってソース，ドレイン
の直列抵抗が大きく低減されている。
【００１８】またこの実施例の構造では、ソース，ドレ
イン領域のｎ+ 型ＧａＡｓ層６がｉ型ＡｌＧａＡｓ層４
に接して、或いはごく僅かに離れて形成されている。す
なわちｎ型ＧａＡｓ動作層３は、ゲート電極５で制御さ
れる領域（つまり、ｉ型ＡｌＧａＡｓ層４の直下の領
域）以外がこのｎ+ 型ＧａＡｓ層６で覆われている。こ
の為、ｎ型ＧａＡｓ動作層３に表面空乏層が伸びてこれ
を高抵抗化するという表面準位の影響を避けることがで
きる。
イン領域のｎ+ 型ＧａＡｓ層６がｉ型ＡｌＧａＡｓ層４
に接して、或いはごく僅かに離れて形成されている。す
なわちｎ型ＧａＡｓ動作層３は、ゲート電極５で制御さ
れる領域（つまり、ｉ型ＡｌＧａＡｓ層４の直下の領
域）以外がこのｎ+ 型ＧａＡｓ層６で覆われている。こ
の為、ｎ型ＧａＡｓ動作層３に表面空乏層が伸びてこれ
を高抵抗化するという表面準位の影響を避けることがで
きる。
【００１９】更にこの実施例では、ソース，ドレイン領
域を低抵抗化する高濃度層（ｎ+ 型ＧａＡｓ層６および
ｎ++型ＧａＡｓ層７）がｎ型ＧａＡｓ動作層３より上に
形成されている。このため、動作層より深くソース，ド
レインの高濃度層が形成されている従来のものと比べ
て、ｉ型ＧａＡｓバッファ層２を通してのｎ型動作層に
対する電界の２次元効果が緩和され、短チャネル効果が
生じ難くなる。これにより、従来構造と比べて一層の短
ゲート化が可能になり、ゲート容量Ｃgsの低減および電
流駆動力ｇm の向上が図られる。
域を低抵抗化する高濃度層（ｎ+ 型ＧａＡｓ層６および
ｎ++型ＧａＡｓ層７）がｎ型ＧａＡｓ動作層３より上に
形成されている。このため、動作層より深くソース，ド
レインの高濃度層が形成されている従来のものと比べ
て、ｉ型ＧａＡｓバッファ層２を通してのｎ型動作層に
対する電界の２次元効果が緩和され、短チャネル効果が
生じ難くなる。これにより、従来構造と比べて一層の短
ゲート化が可能になり、ゲート容量Ｃgsの低減および電
流駆動力ｇm の向上が図られる。
【００２０】またこの実施例では、ソース，ドレイン領
域のｎ+ 型ＧａＡｓ層６はゲート電極５下のｉ型ＡｌＧ
ａＡｓ層４より薄い。これはゲート電極とソース，ドレ
イン領域間の容量低減のために重要である。直列抵抗低
減の観点からは、このｎ+ 型ＧａＡｓ層６もある程度厚
い方がよいが、ｉ型ＡｌＧａＡｓ層４より厚くなってゲ
ート電極５に近接し過ぎると、容量が急激に増加する。
この容量は、ＦＥＴの真性容量すなわちゲート電極と動
作層間の容量とは無関係ないわゆるフリンジング容量と
して働き、ゲート長を短縮しても低減されない。ゲート
長を短縮して真性容量を低減する程にこのフリンジング
容量が相対的に大きく見えることになり、素子の高速動
作を阻害する大きな要因となる。この実施例では、ゲー
トに近い部分はｉ型ＡｌＧａＡｓ層４より薄いｎ+ 型Ｇ
ａＡｓ層６とし、この上に十分な低抵抗化を図るための
ｎ++型ＧａＡｓ層７を、ゲートから所定距離離れた状態
で積層して、フリンジング容量の増大を防止しながら、
ソース，ドレイン直列抵抗の低減を可能としている。
域のｎ+ 型ＧａＡｓ層６はゲート電極５下のｉ型ＡｌＧ
ａＡｓ層４より薄い。これはゲート電極とソース，ドレ
イン領域間の容量低減のために重要である。直列抵抗低
減の観点からは、このｎ+ 型ＧａＡｓ層６もある程度厚
い方がよいが、ｉ型ＡｌＧａＡｓ層４より厚くなってゲ
ート電極５に近接し過ぎると、容量が急激に増加する。
この容量は、ＦＥＴの真性容量すなわちゲート電極と動
作層間の容量とは無関係ないわゆるフリンジング容量と
して働き、ゲート長を短縮しても低減されない。ゲート
長を短縮して真性容量を低減する程にこのフリンジング
容量が相対的に大きく見えることになり、素子の高速動
作を阻害する大きな要因となる。この実施例では、ゲー
トに近い部分はｉ型ＡｌＧａＡｓ層４より薄いｎ+ 型Ｇ
ａＡｓ層６とし、この上に十分な低抵抗化を図るための
ｎ++型ＧａＡｓ層７を、ゲートから所定距離離れた状態
で積層して、フリンジング容量の増大を防止しながら、
ソース，ドレイン直列抵抗の低減を可能としている。
【００２１】次に本発明によるＤＭＴの製造方法の実施
例を、図２および図３を参照して説明する。まず半絶縁
性ＧａＡｓ基板１上に、分子線エピタキシ−法（ＭＢＥ
法）、または有機金属ガスを用いた気相成長法（ＭＯＣ
ＶＤ法）により、ｉ型ＧａＡｓバッファ層２、ｎ型Ｇａ
Ａｓ動作層３、およびｉ型ＡｌＧａＡｓ層４をそれぞ
れ、５００nm，６nmおよび２００nmの厚みをもって順次
エピタキシャル成長させる。ＡｌＧａＡｓ層４は例え
ば、Ａｌモル比０．３とする。次いでこのエピタキシャ
ル・ウェハ上に、耐熱性金属である珪化タングステン
（ＷＳｉ）或いは窒化タングステン（ＷＮ）等のゲート
電極材料を１５０〜５００nmの厚み堆積した後、これを
通常のリソグラフィおよびドライエッチングにより加工
して、ゲート電極５を形成する（図２(a) ）。
例を、図２および図３を参照して説明する。まず半絶縁
性ＧａＡｓ基板１上に、分子線エピタキシ−法（ＭＢＥ
法）、または有機金属ガスを用いた気相成長法（ＭＯＣ
ＶＤ法）により、ｉ型ＧａＡｓバッファ層２、ｎ型Ｇａ
Ａｓ動作層３、およびｉ型ＡｌＧａＡｓ層４をそれぞ
れ、５００nm，６nmおよび２００nmの厚みをもって順次
エピタキシャル成長させる。ＡｌＧａＡｓ層４は例え
ば、Ａｌモル比０．３とする。次いでこのエピタキシャ
ル・ウェハ上に、耐熱性金属である珪化タングステン
（ＷＳｉ）或いは窒化タングステン（ＷＮ）等のゲート
電極材料を１５０〜５００nmの厚み堆積した後、これを
通常のリソグラフィおよびドライエッチングにより加工
して、ゲート電極５を形成する（図２(a) ）。
【００２２】次にゲート電極５を耐エッチング・マスク
として用いて、ｉ型ＡｌＧａＡｓ層４を選択的にエッチ
ング除去する（図２(b) ）。この時エッチング液とし
て、例えば、ＨＣｌ（塩酸）とＨ2 Ｏ2 （過酸化水素
水）の混合液を用いる。このエッチング液は、ＧａＡｓ
に対してＡｌＧａＡｓを５０倍以上の選択比をもってエ
ッチングすることができるため、ｎ型ＧａＡｓ動作層３
に対してダメージを与える事なく、ｉ型ＡｌＧａＡｓ層
４を選択的に除去することができる。
として用いて、ｉ型ＡｌＧａＡｓ層４を選択的にエッチ
ング除去する（図２(b) ）。この時エッチング液とし
て、例えば、ＨＣｌ（塩酸）とＨ2 Ｏ2 （過酸化水素
水）の混合液を用いる。このエッチング液は、ＧａＡｓ
に対してＡｌＧａＡｓを５０倍以上の選択比をもってエ
ッチングすることができるため、ｎ型ＧａＡｓ動作層３
に対してダメージを与える事なく、ｉ型ＡｌＧａＡｓ層
４を選択的に除去することができる。
【００２３】次いで、ゲート電極５を選択成長のマスク
として用いて、ＭＯＣＶＤ法によりｎ型ＧａＡｓ動作層
３の上にのみ、ｎ+ 型ＧａＡｓ層６を１５nm程度エピタ
キシャル成長させる（図２(c) ）。このＭＯＣＶＤは、
例えば反応ガスとしてトリメチルガリウム（Ｇａ（ＣＨ
3 ）3 ）とアルシン（ＡｓＨ3 ）を用い、ドーピングガ
スとしてシラン（ＳｉＨ4 ）を用いて行う。
として用いて、ＭＯＣＶＤ法によりｎ型ＧａＡｓ動作層
３の上にのみ、ｎ+ 型ＧａＡｓ層６を１５nm程度エピタ
キシャル成長させる（図２(c) ）。このＭＯＣＶＤは、
例えば反応ガスとしてトリメチルガリウム（Ｇａ（ＣＨ
3 ）3 ）とアルシン（ＡｓＨ3 ）を用い、ドーピングガ
スとしてシラン（ＳｉＨ4 ）を用いて行う。
【００２４】その後、ＣＶＤシリコン酸化膜等の絶縁膜
９を全面堆積し、これを異方性エッチングによりエッチ
ングして、ゲート電極５およびｉ型ＡｌＧａＡｓ層４の
側壁のみに残す（図３(a) ）。側壁絶縁膜９（９1 ，９
2 ）の幅は０．２μm 程度とする。
９を全面堆積し、これを異方性エッチングによりエッチ
ングして、ゲート電極５およびｉ型ＡｌＧａＡｓ層４の
側壁のみに残す（図３(a) ）。側壁絶縁膜９（９1 ，９
2 ）の幅は０．２μm 程度とする。
【００２５】更にゲート電極５と側壁絶縁膜９をマスク
として、再びＭＯＣＶＤ法により、ｎ+ 型ＧａＡｓ層５
上にｎ++型ＧａＡｓ層７を５００nm程度選択成長させ
る。最後に、ＡｕＧｅ合金を蒸着しリフトオフ加工し
て、４００℃でアロイ処理を行って、ソース，ドレイン
電極８を形成する（図３(b) ）。
として、再びＭＯＣＶＤ法により、ｎ+ 型ＧａＡｓ層５
上にｎ++型ＧａＡｓ層７を５００nm程度選択成長させ
る。最後に、ＡｕＧｅ合金を蒸着しリフトオフ加工し
て、４００℃でアロイ処理を行って、ソース，ドレイン
電極８を形成する（図３(b) ）。
【００２６】本発明の別の製造方法の実施例を、図４を
用いて説明する。半絶縁性ＧａＡｓ基板１上にｉ型Ｇａ
Ａｓバッファ層２、ｎ型ＧａＡｓ動作層３、ｉ型ＡｌＧ
ａＡｓ層４を順次エピタキシャル成長させ、ゲート電極
５を形成した後、ゲート電極５をマスクとしてｉ型Ａｌ
ＧａＡｓ層４を選択エッチングするまでは、先の実施例
と同様である。この後、第１の絶縁膜１０を堆積して異
方性エッチングによりエッチバックして、これを側壁に
残す（図４(a) ）。ここで第１の側壁絶縁膜１０（１０
1 ，１０2 ）は幅０．０５μm 程度の薄いものとする。
用いて説明する。半絶縁性ＧａＡｓ基板１上にｉ型Ｇａ
Ａｓバッファ層２、ｎ型ＧａＡｓ動作層３、ｉ型ＡｌＧ
ａＡｓ層４を順次エピタキシャル成長させ、ゲート電極
５を形成した後、ゲート電極５をマスクとしてｉ型Ａｌ
ＧａＡｓ層４を選択エッチングするまでは、先の実施例
と同様である。この後、第１の絶縁膜１０を堆積して異
方性エッチングによりエッチバックして、これを側壁に
残す（図４(a) ）。ここで第１の側壁絶縁膜１０（１０
1 ，１０2 ）は幅０．０５μm 程度の薄いものとする。
【００２７】その後、ゲート電極５と第１の側壁絶縁膜
１０をマスクとしてｎ+ 型ＧａＡｓ層６を選択成長させ
る（図４(b) ）。この時ゲート電極５およびｉ型ＡｌＧ
ａＡｓ層４の側壁は露出していないから、ゲート電極５
とｎ+ 型ＧａＡｓ層６の接触の危険が完全になくなる。
その後、第２の側壁絶縁膜９を形成し、ｎ++型ＧａＡｓ
層７を選択成長させ、この上にソース，ドレイン電極８
を形成する（図４(c)）。
１０をマスクとしてｎ+ 型ＧａＡｓ層６を選択成長させ
る（図４(b) ）。この時ゲート電極５およびｉ型ＡｌＧ
ａＡｓ層４の側壁は露出していないから、ゲート電極５
とｎ+ 型ＧａＡｓ層６の接触の危険が完全になくなる。
その後、第２の側壁絶縁膜９を形成し、ｎ++型ＧａＡｓ
層７を選択成長させ、この上にソース，ドレイン電極８
を形成する（図４(c)）。
【００２８】この実施例において、第１の側壁絶縁膜１
０を形成しているのは、第１に、表面空乏層の影響を防
止するためである。ゲート電極５の直下領域以外でｎ型
ＧａＡｓ動作層３上に、次の工程で形成されるｎ+ 型Ｇ
ａＡｓ層６が存在しない部分が生じると、表面空乏層の
影響でｎ型ＧａＡｓ動作層３が高抵抗化される。第１の
側壁絶縁膜１０を設けることにより、この表面空乏層の
影響による高抵抗化領域がゲート直下の領域に入り込む
距離を小さくすることができる。
０を形成しているのは、第１に、表面空乏層の影響を防
止するためである。ゲート電極５の直下領域以外でｎ型
ＧａＡｓ動作層３上に、次の工程で形成されるｎ+ 型Ｇ
ａＡｓ層６が存在しない部分が生じると、表面空乏層の
影響でｎ型ＧａＡｓ動作層３が高抵抗化される。第１の
側壁絶縁膜１０を設けることにより、この表面空乏層の
影響による高抵抗化領域がゲート直下の領域に入り込む
距離を小さくすることができる。
【００２９】第２の理由は、次に形成されるｎ+ 型Ｇａ
Ａｓ層６とゲート電極５との接触をより確実に防止する
ためである。先の実施例において、ｎ+ 型ＧａＡｓ層６
の選択成長時、ゲート電極５に対する選択性は比較的簡
単に確保できるが、ＭＯＣＶＤの成長条件によってはｉ
型ＡｌＧａＡｓ層４に対する選択性が確保できなくな
る。その場合には、ｉ型ＡｌＧａＡｓ層４の側壁にもｎ
+ 型ＧａＡｓ層６が成長し、ゲート電極５と接触してし
まう。これはゲート順方向耐圧の低下、リーク電流の増
大、ゲート容量の増大等の不都合をもたらす。この実施
例によれば、ゲート電極５とｎ+ 型ＧａＡｓ層６の接触
が確実に防止される。またｎ+ 型ＧａＡｓ層６の成長の
選択性が確保される条件が広くなる結果、大きなプロセ
スマージンが得られる。
Ａｓ層６とゲート電極５との接触をより確実に防止する
ためである。先の実施例において、ｎ+ 型ＧａＡｓ層６
の選択成長時、ゲート電極５に対する選択性は比較的簡
単に確保できるが、ＭＯＣＶＤの成長条件によってはｉ
型ＡｌＧａＡｓ層４に対する選択性が確保できなくな
る。その場合には、ｉ型ＡｌＧａＡｓ層４の側壁にもｎ
+ 型ＧａＡｓ層６が成長し、ゲート電極５と接触してし
まう。これはゲート順方向耐圧の低下、リーク電流の増
大、ゲート容量の増大等の不都合をもたらす。この実施
例によれば、ゲート電極５とｎ+ 型ＧａＡｓ層６の接触
が確実に防止される。またｎ+ 型ＧａＡｓ層６の成長の
選択性が確保される条件が広くなる結果、大きなプロセ
スマージンが得られる。
【００３０】本発明の更に別の製造方法の実施例を図５
および図６を用いて説明する。これまでの実施例では、
第２の半導体層としてｉ型ＡｌＧａＡｓ単層を用いたの
に対して、この実施例ではこの第２の半導体層として、
ＡｌＧａＡｓ／ＧａＡｓ／ＡｌＧａＡｓの積層構造を用
いる。半絶縁性ＧａＡｓ基板１上に、ＭＢＥ法またはＭ
ＯＣＶＤ法により、ｉ型ＧａＡｓバッファ層２、ｎ型Ｇ
ａＡｓ動作層３、ｉ型ＡｌＧａＡｓ層４1 、ｉ型ＧａＡ
ｓ層４2 、ｉ型ＡｌＧａＡｓ層４3 を順次エピタキシャ
ル成長させる。すなわち先の各実施例でのｉ型ＡｌＧａ
Ａｓ層４の部分を、中間にＧａＡｓを挟んだＡｌＧａＡ
ｓ層４1 ／ＧａＡｓ層４2 ／ＡｌＧａＡｓ層４3 の積層
構造としている。各層の厚みは例えば、ＡｌＧａＡｓ層
４1 を５nm、ＧａＡｓ層４2 を５nm、ＡｌＧａＡｓ層４
3 を１５nmとする。その後、ＷＳｉまたはＷＮ等からな
るゲート電極５を形成する（図５(a) ）。
および図６を用いて説明する。これまでの実施例では、
第２の半導体層としてｉ型ＡｌＧａＡｓ単層を用いたの
に対して、この実施例ではこの第２の半導体層として、
ＡｌＧａＡｓ／ＧａＡｓ／ＡｌＧａＡｓの積層構造を用
いる。半絶縁性ＧａＡｓ基板１上に、ＭＢＥ法またはＭ
ＯＣＶＤ法により、ｉ型ＧａＡｓバッファ層２、ｎ型Ｇ
ａＡｓ動作層３、ｉ型ＡｌＧａＡｓ層４1 、ｉ型ＧａＡ
ｓ層４2 、ｉ型ＡｌＧａＡｓ層４3 を順次エピタキシャ
ル成長させる。すなわち先の各実施例でのｉ型ＡｌＧａ
Ａｓ層４の部分を、中間にＧａＡｓを挟んだＡｌＧａＡ
ｓ層４1 ／ＧａＡｓ層４2 ／ＡｌＧａＡｓ層４3 の積層
構造としている。各層の厚みは例えば、ＡｌＧａＡｓ層
４1 を５nm、ＧａＡｓ層４2 を５nm、ＡｌＧａＡｓ層４
3 を１５nmとする。その後、ＷＳｉまたはＷＮ等からな
るゲート電極５を形成する（図５(a) ）。
【００３１】次に、ゲート電極５をマスクとして、ｉ型
ＡｌＧａＡｓ層４3 をＨＣｌとＨ2Ｏ2 の混合液を用い
て選択エッチングし、引き続き中間のｉ型ＧａＡｓ層４
2 をＣＣｌ2 Ｆ2 ガスを用いた反応性イオンエッチング
（ＲＩＥ）により選択エッチングする（図５(b) ）。こ
のガスを用いたＲＩＥは、ＡｌＧａＡｓ層に対して大き
な選択比を持ってＧａＡｓをエッチングすることがで
き、これにより薄いｉ型ＡｌＧａＡｓ層４1 が残された
状態が得られる。
ＡｌＧａＡｓ層４3 をＨＣｌとＨ2Ｏ2 の混合液を用い
て選択エッチングし、引き続き中間のｉ型ＧａＡｓ層４
2 をＣＣｌ2 Ｆ2 ガスを用いた反応性イオンエッチング
（ＲＩＥ）により選択エッチングする（図５(b) ）。こ
のガスを用いたＲＩＥは、ＡｌＧａＡｓ層に対して大き
な選択比を持ってＧａＡｓをエッチングすることがで
き、これにより薄いｉ型ＡｌＧａＡｓ層４1 が残された
状態が得られる。
【００３２】その後、先の実施例と同様の目的で第１の
側壁絶縁膜１０を形成する（図５(c) ）。続いて、ゲー
ト電極５および側壁絶縁膜１０をマスクとして、ｉ型Ａ
ｌＧａＡｓ層４1 をＨＣｌとＨ2 Ｏ2 の混合液を用いて
選択エッチングしてｎ型ＧａＡｓ動作層３を露出させ、
ｎ+ 型ＧａＡｓ層６を選択成長させる（図６(a) ）。更
に第２の側壁絶縁膜１０を形成して、ｎ++型ＧａＡｓ層
７を選択成長させ、この上にソース，ドレイン電極８を
形成する（図６(b) ）。
側壁絶縁膜１０を形成する（図５(c) ）。続いて、ゲー
ト電極５および側壁絶縁膜１０をマスクとして、ｉ型Ａ
ｌＧａＡｓ層４1 をＨＣｌとＨ2 Ｏ2 の混合液を用いて
選択エッチングしてｎ型ＧａＡｓ動作層３を露出させ、
ｎ+ 型ＧａＡｓ層６を選択成長させる（図６(a) ）。更
に第２の側壁絶縁膜１０を形成して、ｎ++型ＧａＡｓ層
７を選択成長させ、この上にソース，ドレイン電極８を
形成する（図６(b) ）。
【００３３】この実施例によれば、第１の側壁絶縁膜１
０を形成するためのエッチバックの際に、その下地がｎ
型ＧａＡｓ動作層３ではなく、ｉ型ＡｌＧａＡｓ層４1
となっているため、ｎ型ＧａＡｓ動作層３にＲＩＥのダ
メージが入ることが防止される。ＲＩＥダメージを受け
た層上にエピタキシャル成長を行うと、成長層に欠陥が
生じたり、異常成長が生じたりするが、この実施例で
は、ダメージを受けたｉ型ＡｌＧａＡｓ層４1 はｎ+ 型
ＧａＡｓ層６の選択成長前に除去されるため、そのよう
な不都合は生じない。またｎ型ＧａＡｓ動作層３がＲＩ
Ｅダメージを受けて抵抗増大するという事態も防止され
る。以上により、この実施例によれば、高性能のＤＭＴ
を高い歩留まりをもって得ることができる。
０を形成するためのエッチバックの際に、その下地がｎ
型ＧａＡｓ動作層３ではなく、ｉ型ＡｌＧａＡｓ層４1
となっているため、ｎ型ＧａＡｓ動作層３にＲＩＥのダ
メージが入ることが防止される。ＲＩＥダメージを受け
た層上にエピタキシャル成長を行うと、成長層に欠陥が
生じたり、異常成長が生じたりするが、この実施例で
は、ダメージを受けたｉ型ＡｌＧａＡｓ層４1 はｎ+ 型
ＧａＡｓ層６の選択成長前に除去されるため、そのよう
な不都合は生じない。またｎ型ＧａＡｓ動作層３がＲＩ
Ｅダメージを受けて抵抗増大するという事態も防止され
る。以上により、この実施例によれば、高性能のＤＭＴ
を高い歩留まりをもって得ることができる。
【００３４】次に、本発明の実施例（図１）のＤＭＴの
性能を従来例（図７）のそれと比較した具体的データを
説明する。ゲート長は共に、０．３μm とした。また従
来例のソース，ドレイン領域は、ゲート電極をマスクと
してＳｉイオンを加速電圧５０ｋｅＶ，ドーズ量１×１
０14／cm2 の条件で注入し、９００℃，５分のラピッド
・サーマル・アニールを行って形成した。
性能を従来例（図７）のそれと比較した具体的データを
説明する。ゲート長は共に、０．３μm とした。また従
来例のソース，ドレイン領域は、ゲート電極をマスクと
してＳｉイオンを加速電圧５０ｋｅＶ，ドーズ量１×１
０14／cm2 の条件で注入し、９００℃，５分のラピッド
・サーマル・アニールを行って形成した。
【００３５】まず短チャネル効果については、ゲート長
４μm の場合のしきい値を基準として、これに対するし
きい値変動を調べると、従来例ではこれが２５０ｍＶと
大きく、また飽和領域でのドレインコンダクタンス（δ
Ｉd ／δＶd ）は３０ｍＳ／mmであって良好なピンチオ
フ特性を示さなかった。これに対してこの実施例では、
しきい値変動量は１５０ｍＶ（６０％減）と小さく、ド
レインコンダクタンスも１５ｍＳ／mmであり良好なピン
チオフ特性を示した。これらの相違は、従来例ではソー
ス，ドレインのｎ+ 型層が動作層より深く形成されてい
るのに対して、この実施例ではｎ+ 型層が動作層より上
に形成されていて、チャネルに対する電界の２次元効果
が抑制されている結果である。
４μm の場合のしきい値を基準として、これに対するし
きい値変動を調べると、従来例ではこれが２５０ｍＶと
大きく、また飽和領域でのドレインコンダクタンス（δ
Ｉd ／δＶd ）は３０ｍＳ／mmであって良好なピンチオ
フ特性を示さなかった。これに対してこの実施例では、
しきい値変動量は１５０ｍＶ（６０％減）と小さく、ド
レインコンダクタンスも１５ｍＳ／mmであり良好なピン
チオフ特性を示した。これらの相違は、従来例ではソー
ス，ドレインのｎ+ 型層が動作層より深く形成されてい
るのに対して、この実施例ではｎ+ 型層が動作層より上
に形成されていて、チャネルに対する電界の２次元効果
が抑制されている結果である。
【００３６】次に電流駆動能力（相互コンダクタンス）
ｇm に影響するソース直列抵抗については、従来例では
０．５Ω・mmであったのに対して、この実施例では０．
２５Ω・mmと約１／２に低減されていた。これは、従来
例ではソース電極から動作層までの間に電子親和力の小
さいＡｌＧａＡｓ層が存在し、０．３ｅＶ程度のポテン
シャルバリアが存在するのに対して、この実施例ではこ
の様なバリアが存在しないためである。この結果、電流
駆動能力ｇm は、従来例では６５０ｍＳ／mmであったの
に対して、この実施例では８３０ｍＳ／mmと約３０％の
改善であった。本発明は、上記した実施例に限られるも
のではなく、他の半導体材料系を用いる等、その趣旨を
逸脱しない範囲で種々変形して実施することができる。
ｇm に影響するソース直列抵抗については、従来例では
０．５Ω・mmであったのに対して、この実施例では０．
２５Ω・mmと約１／２に低減されていた。これは、従来
例ではソース電極から動作層までの間に電子親和力の小
さいＡｌＧａＡｓ層が存在し、０．３ｅＶ程度のポテン
シャルバリアが存在するのに対して、この実施例ではこ
の様なバリアが存在しないためである。この結果、電流
駆動能力ｇm は、従来例では６５０ｍＳ／mmであったの
に対して、この実施例では８３０ｍＳ／mmと約３０％の
改善であった。本発明は、上記した実施例に限られるも
のではなく、他の半導体材料系を用いる等、その趣旨を
逸脱しない範囲で種々変形して実施することができる。
【００３７】
【発明の効果】以上述べたように本発明によれば、ゲー
ト順方向耐圧が高いという従来のＤＭＴの利点を維持し
ながら、ソース，ドレイン電極と動作層との間にポテン
シャルバリアをなくして、ソース，ドレインの直列抵抗
を低減して高い電流駆動力を実現し、また動作層に対す
る電界の２次元効果を抑制して一層の短ゲート化を可能
としたヘテロ接合型電界効果トランジスタを提供するこ
とができる。
ト順方向耐圧が高いという従来のＤＭＴの利点を維持し
ながら、ソース，ドレイン電極と動作層との間にポテン
シャルバリアをなくして、ソース，ドレインの直列抵抗
を低減して高い電流駆動力を実現し、また動作層に対す
る電界の２次元効果を抑制して一層の短ゲート化を可能
としたヘテロ接合型電界効果トランジスタを提供するこ
とができる。
【図１】本発明の一実施例のＤＭＴの断面構造を示す
図。
図。
【図２】同実施例の製造工程（前半）を示す図。
【図３】同実施例の製造工程（後半）を示す図。
【図４】別の実施例の製造工程を示す図。
【図５】さらに別の実施例の製造工程（前半）を示す
図。
図。
【図６】同実施例の製造工程（後半）を示す図。
【図７】従来のＤＭＴの断面構造を示す図。
１…半絶縁性ＧａＡｓ基板、 ２…ｉ型ＧａＡｓバッファ層、 ３…ｎ型ＧａＡｓ動作層（第１の半導体層）、 ４…ｉ型ＡｌＧａＡｓ層（第２の半導体層）、 ５…ゲート電極、 ６（６1 ，６2 ）…ｎ+ 型ＧａＡｓ層（第３の半導体
層）、 ７（７1 ，７2 ）…ｎ++型ＧａＡｓ層（第４の半導体
層）、 ８（８1 ，８2 ）…ソース，ドレイン電極、 ９（９1 ，９2 ），１０（１０1 ，１０2 ）…側壁絶縁
膜。
層）、 ７（７1 ，７2 ）…ｎ++型ＧａＡｓ層（第４の半導体
層）、 ８（８1 ，８2 ）…ソース，ドレイン電極、 ９（９1 ，９2 ），１０（１０1 ，１０2 ）…側壁絶縁
膜。
フロントページの続き (72)発明者 西堀 一弥 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 森塚 真由美 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 松永 徳彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (3)
- 【請求項１】動作層となる第１の半導体層と、この第１
の半導体層上に形成された第１の半導体層より電子親和
力が小さくかつバンドギャップの大きい第２の半導体層
と、この第２の半導体層上に形成されたゲート電極と、
このゲート電極を挟んで形成されたソース，ドレイン領
域とを有するヘテロ接合型電界効果トランジスタにおい
て、 前記第２の半導体層は前記ゲート電極直下にのみ設けら
れ、かつ、 前記ソース，ドレイン領域は、前記第１の半導体層上に
これと同じ材料により前記第２の半導体層およびゲート
電極に近接して形成された第３の半導体層と、この第３
の半導体層上にこれと同じ材料により前記ゲート電極か
ら所定距離離れた位置に形成された，高濃度に不純物が
ドープされた第４の半導体層との積層構造を有すること
を特徴とするヘテロ接合型電界効果トランジスタ。 - 【請求項２】半導体基板上に、動作層となる第１の半導
体層とこれより電子親和力が小さくかつバンドギャップ
が大きい第２の半導体層を順次成長させる工程と、 前記第２の半導体層上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記第２の半導体層をエ
ッチングして前記第１の半導体層を露出させる工程と、 前記ゲート電極をマスクとして、前記第１の半導体層上
にこれと同じ半導体材料からなる第３の半導体層を選択
成長させる工程と、 前記ゲート電極および第２の半導体層の側壁に絶縁膜を
形成する工程と、 前記ゲート電極および前記絶縁膜をマスクとして、前記
第３の半導体層上にこれと同じ半導体材料からなる高濃
度に不純物がドープされた第４の半導体層を選択成長さ
せる工程と、を備えたことを特徴とするヘテロ接合型電
界効果トランジスタの製造方法。 - 【請求項３】半導体基板上に、動作層となる第１の半導
体層、これより電子親和力が小さくかつバンドギャップ
が大きい第２の半導体層を順次成長させる工程と、 前記第２の半導体層上にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記第２の半導体層を所
定厚み残してエッチングする工程と、 前記ゲート電極およびその下の第２の半導体層の側壁に
第１の絶縁膜を形成する工程と、 前記ゲート電極および第１の絶縁膜をマスクとして、残
された前記第２の半導体層をエッチングして前記第１の
半導体層を露出させる工程と、 前記ゲート電極および第１の絶縁膜をマスクとして、前
記第１の半導体層上にこれと同じ半導体材料からなる第
３の半導体層を選択成長させる工程と、 前記第１の絶縁膜の側壁に第２の絶縁膜を形成する工程
と、 前記ゲート電極および前記第１，第２の絶縁膜をマスク
として、前記第３の半導体層上にこれと同じ材料からな
る高濃度に不純物がドープされた第４の半導体層を選択
成長させる工程と、を備えたことを特徴とするヘテロ接
合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112292A JPH05218098A (ja) | 1992-02-06 | 1992-02-06 | ヘテロ接合型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2112292A JPH05218098A (ja) | 1992-02-06 | 1992-02-06 | ヘテロ接合型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218098A true JPH05218098A (ja) | 1993-08-27 |
Family
ID=12046080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2112292A Pending JPH05218098A (ja) | 1992-02-06 | 1992-02-06 | ヘテロ接合型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218098A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326561A (ja) * | 1992-05-22 | 1993-12-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| CN114695520A (zh) * | 2022-04-29 | 2022-07-01 | 中国振华集团永光电子有限公司（国营第八七三厂） | 一种高速场效应晶体管及其制备方法 |
-
1992
- 1992-02-06 JP JP2112292A patent/JPH05218098A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326561A (ja) * | 1992-05-22 | 1993-12-10 | Nec Corp | 電界効果トランジスタの製造方法 |
| CN114695520A (zh) * | 2022-04-29 | 2022-07-01 | 中国振华集团永光电子有限公司（国营第八七三厂） | 一种高速场效应晶体管及其制备方法 |
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