JPH05218196A - 半導体チップの製造方法 - Google Patents
半導体チップの製造方法Info
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- JPH05218196A JPH05218196A JP1880692A JP1880692A JPH05218196A JP H05218196 A JPH05218196 A JP H05218196A JP 1880692 A JP1880692 A JP 1880692A JP 1880692 A JP1880692 A JP 1880692A JP H05218196 A JPH05218196 A JP H05218196A
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Abstract
(57)【要約】
【目的】 半導体基板１を複数のチップ９に分割する
際、割れ、欠けを防ぐ。 【構成】 半導体基板１の裏面を研削して、半導体基板
を薄くした後、裏面に多結晶シリコン層６を２μｍより
厚く成長させる。この後、半導体基板１をダイシングし
て複数のチップ９を得る。
際、割れ、欠けを防ぐ。 【構成】 半導体基板１の裏面を研削して、半導体基板
を薄くした後、裏面に多結晶シリコン層６を２μｍより
厚く成長させる。この後、半導体基板１をダイシングし
て複数のチップ９を得る。
Description
【０００１】
【産業上の利用分野】この発明は半導体チップの製造方
法に関し、詳しくは半導体基板の強度を増加させて半導
体チップを得る半導体チップの製造方法に関するもので
ある。
法に関し、詳しくは半導体基板の強度を増加させて半導
体チップを得る半導体チップの製造方法に関するもので
ある。
【０００２】
【従来の技術】図２（ａ）〜（ｅ）は従来の半導体チッ
プの製造方法を示す工程断面図である。この図を参照し
つつ従来の技術を説明する。
プの製造方法を示す工程断面図である。この図を参照し
つつ従来の技術を説明する。
【０００３】まず図２（ａ）に示すように半導体基板２
１の表面２２に半導体素子を形成後、スクライブライン
２３を形成する。このとき、半導体基板２１の厚さＴ1
は一般的に、５インチウエハー及び６インチウエハーで
６２５μｍ程度、８インチウエハーで７２５μｍであ
る。半導体基板はその後の工程で半導体チップにして実
装するが、この実装の際に半導体チップの厚さは１５０
〜４００μｍ程度が望ましい。
１の表面２２に半導体素子を形成後、スクライブライン
２３を形成する。このとき、半導体基板２１の厚さＴ1
は一般的に、５インチウエハー及び６インチウエハーで
６２５μｍ程度、８インチウエハーで７２５μｍであ
る。半導体基板はその後の工程で半導体チップにして実
装するが、この実装の際に半導体チップの厚さは１５０
〜４００μｍ程度が望ましい。
【０００４】従って図２（ｂ）に示すように半導体基板
２１の表面２２に保護テープ２４を接着する。その後、
裏面より半導体基板２１を研削し、半導体基板の厚さＴ
2 を１５０〜４００μｍとする。この研削工程は一般的
に機械研削が用いられるため、半導体基板裏面には破砕
層２５が形成される。
２１の表面２２に保護テープ２４を接着する。その後、
裏面より半導体基板２１を研削し、半導体基板の厚さＴ
2 を１５０〜４００μｍとする。この研削工程は一般的
に機械研削が用いられるため、半導体基板裏面には破砕
層２５が形成される。
【０００５】保護テープ２４はこの後はがされ（図２
（ｃ））、今度は破砕層２５にダイシングテープ２６が
接着される。さらに半導体基板２１のスクライブライン
２３１に沿ってダイヤモンドブレードでスクライブす
る。このスクライブにより、半導体基板２１は複数の半
導体チップ２８に溝２７によって分割される（図３
（ｄ））。
（ｃ））、今度は破砕層２５にダイシングテープ２６が
接着される。さらに半導体基板２１のスクライブライン
２３１に沿ってダイヤモンドブレードでスクライブす
る。このスクライブにより、半導体基板２１は複数の半
導体チップ２８に溝２７によって分割される（図３
（ｄ））。
【０００６】最後に図３（ｅ）に示すように、ダイシン
グテープ２６がはがされ、半導体チップ２８が得られ
る。
グテープ２６がはがされ、半導体チップ２８が得られ
る。
【０００７】
【発明が解決しようとする課題】しかし、半導体裏面に
は破砕層２５があるため、スクライブ時において図３に
示すようにクラック３０や欠け３１が発生し、特にＩＣ
カード用のＩＣとしては不良の原因となっていた。ま
た、スクライブ前の電気特性測定工程やウエハー搬送工
程及びダイシングテープ接着工程においても、ウエハー
厚さの薄さ（１５０〜４００μｍ）及び破砕層によりウ
エハー割れが発生するという問題点があった。
は破砕層２５があるため、スクライブ時において図３に
示すようにクラック３０や欠け３１が発生し、特にＩＣ
カード用のＩＣとしては不良の原因となっていた。ま
た、スクライブ前の電気特性測定工程やウエハー搬送工
程及びダイシングテープ接着工程においても、ウエハー
厚さの薄さ（１５０〜４００μｍ）及び破砕層によりウ
エハー割れが発生するという問題点があった。
【０００８】このような問題を解決するために、特開昭
６３−３７６１２に開示されるようにウエハーを鏡面仕
上げとして、強度補強のために有機物層を裏面に形成す
ることが提案されている。しかし鏡面仕上げは工程が複
雑であり、有機物層の形成もスピンコーティングベ
ーキングと多くの工程を必要とする。
６３−３７６１２に開示されるようにウエハーを鏡面仕
上げとして、強度補強のために有機物層を裏面に形成す
ることが提案されている。しかし鏡面仕上げは工程が複
雑であり、有機物層の形成もスピンコーティングベ
ーキングと多くの工程を必要とする。
【０００９】この発明の目的はウエハー割れ、チップの
欠け等がなく、しかも簡単な工程で半導体チップが得ら
れる半導体チップの製造方法を提供することにある。
欠け等がなく、しかも簡単な工程で半導体チップが得ら
れる半導体チップの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】そこで、この発明では半
導体基板裏面を研削後、研削面に多結晶シリコンを２μ
ｍより厚く成長させ、スクライブして半導体チップを得
るようにした。
導体基板裏面を研削後、研削面に多結晶シリコンを２μ
ｍより厚く成長させ、スクライブして半導体チップを得
るようにした。
【００１１】
【作用】研削面に成長させた多結晶シリコンは半導体基
板の強度向上に寄与する。
板の強度向上に寄与する。
【００１２】
【実施例】図１（ａ）〜（ｃ）はこの発明の一実施例を
示す工程断面図である。以下、この図を参照しつつこの
発明の実施例を説明する。
示す工程断面図である。以下、この図を参照しつつこの
発明の実施例を説明する。
【００１３】図１（ａ）は従来の図２（ｂ）までと同じ
であり単結晶シリコンからなるＮ型の半導体基板１は、
その表面２にスクライブライン３を有し、保護テープ４
が接着され裏面から半導体基板１が研削される。裏面に
は破砕層５が形成されており、半導体基板１の厚さＴ3
は１４０〜３９０μｍまで薄くなっている。
であり単結晶シリコンからなるＮ型の半導体基板１は、
その表面２にスクライブライン３を有し、保護テープ４
が接着され裏面から半導体基板１が研削される。裏面に
は破砕層５が形成されており、半導体基板１の厚さＴ3
は１４０〜３９０μｍまで薄くなっている。
【００１４】次に図１（ｂ）に示すように、保護テープ
４を剥離後、破砕層５の全面を被うように多結晶シリコ
ン層６を成長させる。多結晶シリコンは一般的にＳｉＨ
4 を約６００℃において熱分解反応をさせて得ることが
出来る。しかし、半導体素子の配線には低融点金属であ
るＡｌが一般的によく用いられている。半導体基板１の
表面２にＡｌ配線が形成されている場合、約６００℃と
いう熱処理にＡｌが耐えることが出来ない。従って、こ
の実施例においては、ＳｉＨ4 の熱分解をプラズマ中で
行なうことにより約４００℃程度の温度で多結晶シリコ
ン層６を成長させている。なお、素子形成面である半導
体基板１の表面２を電極面に密着させて多結晶シリコン
層６を成長させるため、多結晶シリコン層は半導体基板
１の裏面である破砕層５のみに選択的に成長する。
４を剥離後、破砕層５の全面を被うように多結晶シリコ
ン層６を成長させる。多結晶シリコンは一般的にＳｉＨ
4 を約６００℃において熱分解反応をさせて得ることが
出来る。しかし、半導体素子の配線には低融点金属であ
るＡｌが一般的によく用いられている。半導体基板１の
表面２にＡｌ配線が形成されている場合、約６００℃と
いう熱処理にＡｌが耐えることが出来ない。従って、こ
の実施例においては、ＳｉＨ4 の熱分解をプラズマ中で
行なうことにより約４００℃程度の温度で多結晶シリコ
ン層６を成長させている。なお、素子形成面である半導
体基板１の表面２を電極面に密着させて多結晶シリコン
層６を成長させるため、多結晶シリコン層は半導体基板
１の裏面である破砕層５のみに選択的に成長する。
【００１５】なお、この多結晶シリコンは、単結晶シリ
コンからなる破砕層５の細かい凹凸にもくい込み、また
多結晶シリコンと単結晶シリコンとは密着性も良い。多
結晶シリコン層６の膜厚Ｔ4 はシリコン分子どうしが充
分に結合し、半導体基板１の強度を十分補強する値であ
る約５〜１０μｍとしている。
コンからなる破砕層５の細かい凹凸にもくい込み、また
多結晶シリコンと単結晶シリコンとは密着性も良い。多
結晶シリコン層６の膜厚Ｔ4 はシリコン分子どうしが充
分に結合し、半導体基板１の強度を十分補強する値であ
る約５〜１０μｍとしている。
【００１６】また、多結晶シリコン層６は半導体基板１
と同一の導電型であるＮ型不純物が高濃度に導入されて
いる。具体的には多結晶シリコン層６の成長時にドープ
材としてＰＨ3 を導入しており、最終的に多結晶シリコ
ン層６は半導体基板１より高濃度の１０15〜１０21ｃｍ
程度となっている。これはダイスボンディング時におい
てダイパットとチップ間の抵抗を下げることが出来ると
共に、チップ内の基板電位を均一に保つことが出来ると
いうメリットを有する。
と同一の導電型であるＮ型不純物が高濃度に導入されて
いる。具体的には多結晶シリコン層６の成長時にドープ
材としてＰＨ3 を導入しており、最終的に多結晶シリコ
ン層６は半導体基板１より高濃度の１０15〜１０21ｃｍ
程度となっている。これはダイスボンディング時におい
てダイパットとチップ間の抵抗を下げることが出来ると
共に、チップ内の基板電位を均一に保つことが出来ると
いうメリットを有する。
【００１７】この後、図１（ｃ）に示すように多結晶シ
リコン層６上にダイシングテープ７を接着させ、スクラ
イブライン３に沿ってスクライブする。これにより半導
体基板１は複数のチップ９に溝８によって分割される。
リコン層６上にダイシングテープ７を接着させ、スクラ
イブライン３に沿ってスクライブする。これにより半導
体基板１は複数のチップ９に溝８によって分割される。
【００１８】分割されたチップ９の斜視図が図４であ
る。図からわかるようにチップ９の裏面は多結晶シリコ
ン層６で覆れているため、研削工程における破砕層５は
チップ９内部に閉じ込められている。従って、従来のよ
うにスクライブ時のダイヤモンドブレード圧力によって
破砕層５を起点として切り抜き面に発生していたクラッ
ク欠けを抑制することが出来る。
る。図からわかるようにチップ９の裏面は多結晶シリコ
ン層６で覆れているため、研削工程における破砕層５は
チップ９内部に閉じ込められている。従って、従来のよ
うにスクライブ時のダイヤモンドブレード圧力によって
破砕層５を起点として切り抜き面に発生していたクラッ
ク欠けを抑制することが出来る。
【００１９】
【発明の効果】以上説明した本発明のチップを従来のチ
ップと比較するため、図５に示すチップの強度測定を行
なった。この強度測定方法は測定用チップ５０を資料台
５１に載置する。そして、加圧針５２を測定用チップの
表面から矢印Ａ方向に加圧し、測定用チップ５０が破壊
された時の圧力を読み取ることで、チップ強度を測定し
た。
ップと比較するため、図５に示すチップの強度測定を行
なった。この強度測定方法は測定用チップ５０を資料台
５１に載置する。そして、加圧針５２を測定用チップの
表面から矢印Ａ方向に加圧し、測定用チップ５０が破壊
された時の圧力を読み取ることで、チップ強度を測定し
た。
【００２０】測定は２６０μｍ厚の７ｍｍ×７ｍｍ角の
チップ強度を、裏面に形成した多結晶シリコンの膜厚を
変化させて行なった。この結果を図６に示す。
チップ強度を、裏面に形成した多結晶シリコンの膜厚を
変化させて行なった。この結果を図６に示す。
【００２１】図６からわかるように、従来のように多結
晶シリコン層を有さないチップ（多結晶シリコン成長厚
０μｍ）はチップ強度が１．０ｋｇ以下であるのに対
し、多結晶シリコンを５μｍ成長させたチップではチッ
プ強度が７．５ｋｇを示している。一般にチップ強度は
６〜７ｋｇあれば充分であるため、多結晶シリコン層は
２μｍより大きい値であれば本願発明の目的を達成でき
る。
晶シリコン層を有さないチップ（多結晶シリコン成長厚
０μｍ）はチップ強度が１．０ｋｇ以下であるのに対
し、多結晶シリコンを５μｍ成長させたチップではチッ
プ強度が７．５ｋｇを示している。一般にチップ強度は
６〜７ｋｇあれば充分であるため、多結晶シリコン層は
２μｍより大きい値であれば本願発明の目的を達成でき
る。
【図１】この発明の実施例の工程断面図。
【図２】従来の半導体チップの製造方法を示す図。
【図３】従来の半導体チップの斜視図。
【図４】実施例のチップの斜視図。
【図５】チップの強度測定を示す図。
【図６】チップ強度と多結晶シリコン膜厚の関係を示す
図。
図。
１ 半導体基板 ２ 表面 ３ スクライブライン ４ 保護テープ ５ 破砕層 ６ 多結晶シリコン層 ７ ダイシングテープ ８ 溝 ９ チップ
Claims (1)
- 【請求項１】 半導体基板の裏面を研削する工程と、 この研削された半導体基板の裏面に２μｍより厚く多結
晶シリコンを成長させる工程と、 この後、前記半導体基板表面に形成されたスクライブラ
インに沿って半導体基板をスクライブすることにより、
半導体チップを得る工程とを有する半導体チップの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1880692A JP3217105B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体チップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1880692A JP3217105B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体チップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218196A true JPH05218196A (ja) | 1993-08-27 |
| JP3217105B2 JP3217105B2 (ja) | 2001-10-09 |
Family
ID=11981838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1880692A Expired - Fee Related JP3217105B2 (ja) | 1992-02-04 | 1992-02-04 | 半導体チップの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217105B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815826A (en) * | 1983-03-30 | 1989-03-28 | Manchester R & D Partnership | Colored encapsulated liquid crystal apparatus using enhanced scattering, fluorescent dye and dielectric thin films |
| US4838660A (en) * | 1983-03-30 | 1989-06-13 | Manchester R & D Partnership | Colored encapsulated liquid crystal apparatus using enhanced scattering |
| US4850678A (en) * | 1983-03-30 | 1989-07-25 | Manchester R & D Partnership | Colored encapsulated liquid crystal apparatus using enhanced scattering |
| US4856876A (en) * | 1983-03-30 | 1989-08-15 | Manchester R & D Partnership | Fluorescent colored encapsulated liquid crystal apparatus using enhanced scattering |
| US6680241B2 (en) | 2000-07-25 | 2004-01-20 | Fujitsu Limited | Method of manufacturing semiconductor devices by dividing wafer into chips and such semiconductor devices |
| US6930023B2 (en) | 2000-05-16 | 2005-08-16 | Shin-Etsu Handotai Co, Ltd. | Semiconductor wafer thinning method, and thin semiconductor wafer |
| JP2015146391A (ja) * | 2014-02-03 | 2015-08-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-02-04 JP JP1880692A patent/JP3217105B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815826A (en) * | 1983-03-30 | 1989-03-28 | Manchester R & D Partnership | Colored encapsulated liquid crystal apparatus using enhanced scattering, fluorescent dye and dielectric thin films |
| US4838660A (en) * | 1983-03-30 | 1989-06-13 | Manchester R & D Partnership | Colored encapsulated liquid crystal apparatus using enhanced scattering |
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| US6930023B2 (en) | 2000-05-16 | 2005-08-16 | Shin-Etsu Handotai Co, Ltd. | Semiconductor wafer thinning method, and thin semiconductor wafer |
| US6680241B2 (en) | 2000-07-25 | 2004-01-20 | Fujitsu Limited | Method of manufacturing semiconductor devices by dividing wafer into chips and such semiconductor devices |
| JP2015146391A (ja) * | 2014-02-03 | 2015-08-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3217105B2 (ja) | 2001-10-09 |
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