JPH05218201A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05218201A JPH05218201A JP4625692A JP4625692A JPH05218201A JP H05218201 A JPH05218201 A JP H05218201A JP 4625692 A JP4625692 A JP 4625692A JP 4625692 A JP4625692 A JP 4625692A JP H05218201 A JPH05218201 A JP H05218201A
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- JP
- Japan
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- wiring
- clock distribution
- wiring layer
- distribution system
- clock
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Abstract
(57)【要約】
【目的】 クロック分配回路を有する半導体集積回路に
おいて、ＲＡＭ・ＲＯＭ、メガセル等を配置してもレイ
アウトによりクロック分配系の配線に影響を与えず、し
かも高速なクロック分配方式を提供することのできる半
導体集積回路を得る。 【構成】 ２層以上の配線プロセスを用い、最上層部の
配線層をクロック分配系専用の配線層として構成する。
また、クロック分配系配線層とその他のロジック配線層
とを分離する構成となっており、下層部の単数および複
数配線層でＲＡＭ・ＲＯＭ、メガセル、ランダムロジッ
ク等を構成し、上層部の単数および複数配線層でクロッ
ク分配系配線を構成する。
おいて、ＲＡＭ・ＲＯＭ、メガセル等を配置してもレイ
アウトによりクロック分配系の配線に影響を与えず、し
かも高速なクロック分配方式を提供することのできる半
導体集積回路を得る。 【構成】 ２層以上の配線プロセスを用い、最上層部の
配線層をクロック分配系専用の配線層として構成する。
また、クロック分配系配線層とその他のロジック配線層
とを分離する構成となっており、下層部の単数および複
数配線層でＲＡＭ・ＲＯＭ、メガセル、ランダムロジッ
ク等を構成し、上層部の単数および複数配線層でクロッ
ク分配系配線を構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にそのクロック分配方式に関するものである。
し、特にそのクロック分配方式に関するものである。
【０００２】
【従来の技術】図３は従来技術の一例であるマスタスラ
イス方式の半導体集積回路におけるクロック分配方式を
示すレイアウト図である。図３において、１はマスタス
ライス方式でいうトランジスタ構成までの工程であるマ
スタ部（以下マスタ部と呼ぶ）を示し、２は上記マスタ
部１におけるＩ／Ｏバッファのトランジスタ構成部、３
は上記マスタ部１における内部回路用のトランジスタ構
成部、４は上記マスタ部１におけるプリドライバのトラ
ンジスタ構成部、５は上記マスタ部１におけるクロック
ドライバのトランジスタ構成部、６はＲＡＭ・ＲＯＭ、
メガセル、ランダムロジック、クロック分配回路等を構
成している配線層であるスライス部Ａ（以下、スライス
部Ａと呼ぶ。）を示し、７は上記スライス部Ａ６におけ
るＩ／Ｏバッファを構成している配線層、８は上記スラ
イス部Ａ６におけるプリドライバを構成している配線
層、９は上記スライス部Ａ６におけるクロックドライバ
を構成している配線層、１０は上記スライス部Ａ６にお
けるＲＡＭ・ＲＯＭやメガセル等を構成している配線
層、１１は上記スライス部Ａ６におけるクロック分配回
路のリング配線層、１２は上記スライス部Ａ６における
クロック分配回路のトランク配線層、１３は上記スライ
ス部Ａ６におけるクロック分配回路のブランチ配線層、
１４は上記スライス部Ａ６における内部回路群の配線
層、１５は上記スライス部Ａ６におけるクロック分配回
路内のプリドライバとクロックドライバを接続している
配線層を示している。
イス方式の半導体集積回路におけるクロック分配方式を
示すレイアウト図である。図３において、１はマスタス
ライス方式でいうトランジスタ構成までの工程であるマ
スタ部（以下マスタ部と呼ぶ）を示し、２は上記マスタ
部１におけるＩ／Ｏバッファのトランジスタ構成部、３
は上記マスタ部１における内部回路用のトランジスタ構
成部、４は上記マスタ部１におけるプリドライバのトラ
ンジスタ構成部、５は上記マスタ部１におけるクロック
ドライバのトランジスタ構成部、６はＲＡＭ・ＲＯＭ、
メガセル、ランダムロジック、クロック分配回路等を構
成している配線層であるスライス部Ａ（以下、スライス
部Ａと呼ぶ。）を示し、７は上記スライス部Ａ６におけ
るＩ／Ｏバッファを構成している配線層、８は上記スラ
イス部Ａ６におけるプリドライバを構成している配線
層、９は上記スライス部Ａ６におけるクロックドライバ
を構成している配線層、１０は上記スライス部Ａ６にお
けるＲＡＭ・ＲＯＭやメガセル等を構成している配線
層、１１は上記スライス部Ａ６におけるクロック分配回
路のリング配線層、１２は上記スライス部Ａ６における
クロック分配回路のトランク配線層、１３は上記スライ
ス部Ａ６におけるクロック分配回路のブランチ配線層、
１４は上記スライス部Ａ６における内部回路群の配線
層、１５は上記スライス部Ａ６におけるクロック分配回
路内のプリドライバとクロックドライバを接続している
配線層を示している。
【０００３】
【発明が解決しようとする課題】従来の半導体集積回路
のクロック分配方式のレイアウトは以上のように構成さ
れているので、集積回路として構成した場合、ＲＡＭ・
ＲＯＭ、メガセル等を配置し、配線層１０を設けること
により、クロック分配系の配線１１，１２，１３，１５
に悪影響が及び、レイアウト毎にスピード性能が異なる
という課題があった。
のクロック分配方式のレイアウトは以上のように構成さ
れているので、集積回路として構成した場合、ＲＡＭ・
ＲＯＭ、メガセル等を配置し、配線層１０を設けること
により、クロック分配系の配線１１，１２，１３，１５
に悪影響が及び、レイアウト毎にスピード性能が異なる
という課題があった。
【０００４】この発明はかかる課題を解決すべくなされ
たもので、クロックスキュー管理の容易化を達成できる
とともに、ＲＡＭ・ＲＯＭ、メガセル等を配置してもそ
のレイアウトの工夫によりクロック系の配線に影響を与
えることがなく、しかも高速なクロック分配方式を実現
できる半導体集積回路を提供することを目的とする。
たもので、クロックスキュー管理の容易化を達成できる
とともに、ＲＡＭ・ＲＯＭ、メガセル等を配置してもそ
のレイアウトの工夫によりクロック系の配線に影響を与
えることがなく、しかも高速なクロック分配方式を実現
できる半導体集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る半導体集
積回路は、基板上に形成された複数の機能回路と、この
各機能回路に種々の信号を供給するための配線とを有す
るものにおいて、配線を、各機能回路にクロック信号を
供給するための第１の配線層と、この第１の配線層とは
電気的に分離された、クロック信号以外の信号を各機能
回路に供給する第２の配線層とから構成したものであ
る。
積回路は、基板上に形成された複数の機能回路と、この
各機能回路に種々の信号を供給するための配線とを有す
るものにおいて、配線を、各機能回路にクロック信号を
供給するための第１の配線層と、この第１の配線層とは
電気的に分離された、クロック信号以外の信号を各機能
回路に供給する第２の配線層とから構成したものであ
る。
【０００６】また、この発明に係る半導体集積回路は、
上記配線を複数の配線層から構成し、そのうちの最上層
部の単数あるいは複数配線層を上記第１の配線層、それ
以外の複数あるいは単数配線層を上記第２の配線層とし
たものである。
上記配線を複数の配線層から構成し、そのうちの最上層
部の単数あるいは複数配線層を上記第１の配線層、それ
以外の複数あるいは単数配線層を上記第２の配線層とし
たものである。
【０００７】
【作用】この発明においては、基板上に形成された複数
の機能回路に種々の信号を供給するための配線を、クロ
ック信号を供給するための第１の配線層と、第１の配線
層とは電気的に分離された、クロック信号以外の信号を
供給する第２の配線層から構成したので、機能回路のレ
イアウトの工夫によりクロック分配系専用配線に悪影響
を与えることのないクロック分配方式が実現できる。
の機能回路に種々の信号を供給するための配線を、クロ
ック信号を供給するための第１の配線層と、第１の配線
層とは電気的に分離された、クロック信号以外の信号を
供給する第２の配線層から構成したので、機能回路のレ
イアウトの工夫によりクロック分配系専用配線に悪影響
を与えることのないクロック分配方式が実現できる。
【０００８】また、この発明においては、上記配線を複
数の配線層から構成し、そのうちの最上層部の単数ある
いは複数配線層を第１の配線層、それ以外の複数あるい
は単数配線層を第２の配線層としたので、第１の配線層
の膜厚を最大限まで厚くすることにより配線抵抗値を小
さくすることができ、クロックドライバの出力端子から
内部回路入力端子までの信号における位相のずれを小さ
くでき、クロックスキュー管理が容易で高性能なクロッ
ク分配方式が実現できる。また、第１の配線層は第２の
配線層に比べて基板までの距離が遠くなることから、配
線容量値が小さくなり、高速なクロック分配方式が実現
できる。
数の配線層から構成し、そのうちの最上層部の単数ある
いは複数配線層を第１の配線層、それ以外の複数あるい
は単数配線層を第２の配線層としたので、第１の配線層
の膜厚を最大限まで厚くすることにより配線抵抗値を小
さくすることができ、クロックドライバの出力端子から
内部回路入力端子までの信号における位相のずれを小さ
くでき、クロックスキュー管理が容易で高性能なクロッ
ク分配方式が実現できる。また、第１の配線層は第２の
配線層に比べて基板までの距離が遠くなることから、配
線容量値が小さくなり、高速なクロック分配方式が実現
できる。
【０００９】
【実施例】以下、図面に基づきこの発明の一実施例を詳
細に説明する。図１はこの発明の一実施例による半導体
集積回路のクロック分配回路のマスタスライス方式での
レイアウト図である。図１において、１はマスタスライ
ス方式でいうマスタ部を示し、２は上記マスタ部１にお
けるＩ／Ｏバッファのトランジスタ構成部、３は上記マ
スタ部１における内部回路用のトランジスタ構成部、４
は上記マスタ部１におけるプリドライバのトランジスタ
構成部、５は上記マスタ部１におけるクロックドライバ
のトランジスタ構成部、１６はＲＡＭ・ＲＯＭ、メガセ
ル、ランダムロジック等を構成している配線層であるス
ライス部Ｂ（以下、スライス部Ｂと呼ぶ。）、１７はク
ロック分配系の配線のみを構成している配線層であるス
ライス部Ｃ（以下、スライス部Ｃと呼ぶ。）、７は上記
スライス部Ｂ１６におけるＩ／Ｏバッファを構成してい
る配線層、８は上記スライス部Ｃ１７におけるプリドラ
イバを構成している配線層、９は上記スライス部Ｃ１７
におけるクロックドライバを構成している配線層、１０
はＲＡＭ・ＲＯＭ、メガセル等を構成している配線層、
１１は上記スライス部Ｃ１７におけるクロックドライバ
からの出力信号を内部回路へ伝達するためのリング幹線
配線層、１２は上記スライス部Ｃ１７におけるクロック
ドライバからの出力信号をリング幹線を介して内部回路
へ伝達するためのトランク支線配線層、１３は上記スラ
イス部Ｃ１７におけるクロックドライバからの出力信号
をリング幹線およびトランク支線を介して内部回路へ伝
達するためのブランチ枝線配線層、１４は上記スライス
部１６における内部回路を構成している配線層、１５は
上記スライス部Ｃ１７におけるクロック分配回路でのプ
リドライバとクロックドライバを接続している配線層で
ある。
細に説明する。図１はこの発明の一実施例による半導体
集積回路のクロック分配回路のマスタスライス方式での
レイアウト図である。図１において、１はマスタスライ
ス方式でいうマスタ部を示し、２は上記マスタ部１にお
けるＩ／Ｏバッファのトランジスタ構成部、３は上記マ
スタ部１における内部回路用のトランジスタ構成部、４
は上記マスタ部１におけるプリドライバのトランジスタ
構成部、５は上記マスタ部１におけるクロックドライバ
のトランジスタ構成部、１６はＲＡＭ・ＲＯＭ、メガセ
ル、ランダムロジック等を構成している配線層であるス
ライス部Ｂ（以下、スライス部Ｂと呼ぶ。）、１７はク
ロック分配系の配線のみを構成している配線層であるス
ライス部Ｃ（以下、スライス部Ｃと呼ぶ。）、７は上記
スライス部Ｂ１６におけるＩ／Ｏバッファを構成してい
る配線層、８は上記スライス部Ｃ１７におけるプリドラ
イバを構成している配線層、９は上記スライス部Ｃ１７
におけるクロックドライバを構成している配線層、１０
はＲＡＭ・ＲＯＭ、メガセル等を構成している配線層、
１１は上記スライス部Ｃ１７におけるクロックドライバ
からの出力信号を内部回路へ伝達するためのリング幹線
配線層、１２は上記スライス部Ｃ１７におけるクロック
ドライバからの出力信号をリング幹線を介して内部回路
へ伝達するためのトランク支線配線層、１３は上記スラ
イス部Ｃ１７におけるクロックドライバからの出力信号
をリング幹線およびトランク支線を介して内部回路へ伝
達するためのブランチ枝線配線層、１４は上記スライス
部１６における内部回路を構成している配線層、１５は
上記スライス部Ｃ１７におけるクロック分配回路でのプ
リドライバとクロックドライバを接続している配線層で
ある。
【００１０】また、図２は図１におけるマスタ部１と、
スライス部Ｂ１６、およびスライス部Ｃ１７をＬＳＩレ
ベルで合成したものであり、図において、１８はＬＳＩ
レベルを示している。
スライス部Ｂ１６、およびスライス部Ｃ１７をＬＳＩレ
ベルで合成したものであり、図において、１８はＬＳＩ
レベルを示している。
【００１１】図１において、マスタ部１では内部回路を
はじめ、クロックドライバ、Ｉ／Ｏバッファ等のトラン
ジスタを構成しており、スライス部Ｂ１６では、クロッ
ク分配系配線を除くＲＡＭ・ＲＯＭ、メガセル、ランダ
ムロジック等の配線１０，１４を単数および複数の配線
層を用いて構成している。また、スライス部Ｃ１７で
は、クロック分配系専用配線のみを単数および複数の配
線層を用いて構成している。本実施例ではこのクロック
分配系専用配線層を、適用プロセスでの最上層部の配線
層を用いて構成している。
はじめ、クロックドライバ、Ｉ／Ｏバッファ等のトラン
ジスタを構成しており、スライス部Ｂ１６では、クロッ
ク分配系配線を除くＲＡＭ・ＲＯＭ、メガセル、ランダ
ムロジック等の配線１０，１４を単数および複数の配線
層を用いて構成している。また、スライス部Ｃ１７で
は、クロック分配系専用配線のみを単数および複数の配
線層を用いて構成している。本実施例ではこのクロック
分配系専用配線層を、適用プロセスでの最上層部の配線
層を用いて構成している。
【００１２】このような本実施例では、集積回路を構成
するにあたりＲＡＭ・ＲＯＭ、メガセル、ランダムロジ
ック等を構成する信号配線のための配線層とクロック分
配回路を構成する専用配線のための配線層とを分離して
形成したので、ＲＡＭ・ＲＯＭ、メガセル、ランダムロ
ジック等を配置するなどの多種多様な条件のレイアウト
によってクロック分配系の配線層が影響をうけることが
なく、一定の遅延特性を保証できるクロック分配方式を
実現できる。
するにあたりＲＡＭ・ＲＯＭ、メガセル、ランダムロジ
ック等を構成する信号配線のための配線層とクロック分
配回路を構成する専用配線のための配線層とを分離して
形成したので、ＲＡＭ・ＲＯＭ、メガセル、ランダムロ
ジック等を配置するなどの多種多様な条件のレイアウト
によってクロック分配系の配線層が影響をうけることが
なく、一定の遅延特性を保証できるクロック分配方式を
実現できる。
【００１３】また、分離されたクロック分配系配線を適
用配線プロセスでの最上層部の配線層で構成しているの
で、最上層部の配線層ほど配線膜厚を厚くすることがで
きることから、クロック分配系配線における配線抵抗を
小さくすることができ、これにより、クロック分配系配
線間に生じていた配線抵抗によるクロックスキューを低
減することができる。
用配線プロセスでの最上層部の配線層で構成しているの
で、最上層部の配線層ほど配線膜厚を厚くすることがで
きることから、クロック分配系配線における配線抵抗を
小さくすることができ、これにより、クロック分配系配
線間に生じていた配線抵抗によるクロックスキューを低
減することができる。
【００１４】また、最上層部の配線層ほどシリコン基板
から配線層までの距離が遠くなることから、クロック分
配系配線における配線容量が小さくなり、高速なクロッ
ク分配方式が得られる。また、本実施例の構成によれ
ば、階層設計がより容易となる。なお、本実施例は以上
のようにマスタ・スライス方式のものについて示した
が、本発明はマスタ・スライス方式のものに限定される
ものではない。
から配線層までの距離が遠くなることから、クロック分
配系配線における配線容量が小さくなり、高速なクロッ
ク分配方式が得られる。また、本実施例の構成によれ
ば、階層設計がより容易となる。なお、本実施例は以上
のようにマスタ・スライス方式のものについて示した
が、本発明はマスタ・スライス方式のものに限定される
ものではない。
【００１５】
【発明の効果】以上のようにこの発明によれば、クロッ
ク分配系専用配線層とＲＡＭ・ＲＯＭ、メガセル、ラン
ダムロジック等の配線層とを分離して形成したので、Ｒ
ＡＭ・ＲＯＭ、メガセル等を配置してもそのレイアウト
の工夫によりクロック分配系専用配線に悪影響を与える
ことがなく、階層設計がより容易なクロック分配方式を
実現することができるという効果がある。
ク分配系専用配線層とＲＡＭ・ＲＯＭ、メガセル、ラン
ダムロジック等の配線層とを分離して形成したので、Ｒ
ＡＭ・ＲＯＭ、メガセル等を配置してもそのレイアウト
の工夫によりクロック分配系専用配線に悪影響を与える
ことがなく、階層設計がより容易なクロック分配方式を
実現することができるという効果がある。
【００１６】また、この発明によれば、クロック分配系
専用配線層を最上層部で構成したので、クロック分配系
配線の配線膜厚を最限まで厚くすることにより配線抵抗
値を小さくでき、クロックドライバの出力端子から内部
回路入力端子までの信号における位相のずれを小さくで
き、クロックスキュー管理が容易で高性能なクロック分
配方式が得られるという効果がある。さらに、クロック
分配系専用配線層は下層部に比べ基板からの距離を多く
とれることから、クロック分配系専用配線層の配線容量
値を小さくでき、高速なクロック分配方式が実現できる
という効果がある。
専用配線層を最上層部で構成したので、クロック分配系
配線の配線膜厚を最限まで厚くすることにより配線抵抗
値を小さくでき、クロックドライバの出力端子から内部
回路入力端子までの信号における位相のずれを小さくで
き、クロックスキュー管理が容易で高性能なクロック分
配方式が得られるという効果がある。さらに、クロック
分配系専用配線層は下層部に比べ基板からの距離を多く
とれることから、クロック分配系専用配線層の配線容量
値を小さくでき、高速なクロック分配方式が実現できる
という効果がある。
【図１】本発明の一実施例による半導体集積回路におけ
るクロック分配方式のレイアウト図である。
るクロック分配方式のレイアウト図である。
【図２】本発明の他の実施例の半導体集積回路における
クロック分配方式のレイアウト図である。
クロック分配方式のレイアウト図である。
【図３】従来の半導体集積回路のクロック分配方式のレ
イアウト図である。
イアウト図である。
１ マスタ部 ２ Ｉ／Ｏバッファのトランジスタ構成部 ３ 内部回路のトランジスタ構成部 ４ プリドライバのトランジスタ構成部 ５ クロックドライバのトランジスタ構成部 ６ スライス部 ７ Ｉ／Ｏバッファを構成している配線層 ８ プリドライハを構成している配線層 ９ クロックドライバを構成している配線層 １０ ＲＡＭ・ＲＯＭ、メガセル等を構成している配線
層 １１ クロック分配回路用リング幹線配線 １２ クロック分配回路用トランク支線配線 １３ クロック分配回路用ブランチ枝線配線 １４ 内部回路ロジック配線 １５ プリドライハとクロックドライバを接続している
配線層 １６ スライス部 １７ クロック分配回路専用スライス部
層 １１ クロック分配回路用リング幹線配線 １２ クロック分配回路用トランク支線配線 １３ クロック分配回路用ブランチ枝線配線 １４ 内部回路ロジック配線 １５ プリドライハとクロックドライバを接続している
配線層 １６ スライス部 １７ クロック分配回路専用スライス部
Claims (2)
- 【請求項１】 基板上に形成された複数の機能回路と、
該各機能回路に種々の信号を供給するための配線とを有
する半導体集積回路において、 上記配線は、 上記各機能回路にクロック信号を供給するための第１の
配線層と、 上記第１の配線層とは電気的に分離された、クロック信
号以外の信号を上記各機能回路に供給する第２の配線層
とから構成されていることを特徴とする半導体集積回
路。 - 【請求項２】 上記配線は複数の配線層から構成されて
おり、 そのうちの最上層部の単数あるいは複数配線層が上記第
１の配線層となっており、 上記以外の複数あるいは単数配線層が上記第２の配線層
となっていることを特徴とする請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4625692A JPH05218201A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4625692A JPH05218201A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218201A true JPH05218201A (ja) | 1993-08-27 |
Family
ID=12742111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4625692A Pending JPH05218201A (ja) | 1992-01-30 | 1992-01-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218201A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213887A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体装置 |
| JP2013038444A (ja) * | 2012-10-05 | 2013-02-21 | Megica Corp | 相互接続構造体及びその形成方法 |
-
1992
- 1992-01-30 JP JP4625692A patent/JPH05218201A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213887A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体装置 |
| JP2013038444A (ja) * | 2012-10-05 | 2013-02-21 | Megica Corp | 相互接続構造体及びその形成方法 |
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