JPH05218271A - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
- Publication number
- JPH05218271A JPH05218271A JP4015140A JP1514092A JPH05218271A JP H05218271 A JPH05218271 A JP H05218271A JP 4015140 A JP4015140 A JP 4015140A JP 1514092 A JP1514092 A JP 1514092A JP H05218271 A JPH05218271 A JP H05218271A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- leads
- package
- pair
- sealing portion
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/551—Materials of bond wires
- H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
- H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 実装時のクラック発生率を低減し薄形化を実
現したＩＣパッケージを提供することである。 【構成】 ＩＣパッケージは、封止部１内に、一対のリ
ード３の各対向端部３ａとチップ２とを封入したもので
ある。一対のリード３は、所定間隔を有して対向配置し
たものであり、各対向端部をＬ字形に屈曲させたもので
ある。また、チップ２は、一対のリード３間に掛け渡し
て載置したものであり、チップ２および各リード３の対
向端部３ａ間は銀ペースト５により固着してある。そし
て、チップ２の所定箇所の電極（図示せず）およびリー
ド３間は、ワイヤボンディング法により、ワイヤ４で電
気的に接続してある。
現したＩＣパッケージを提供することである。 【構成】 ＩＣパッケージは、封止部１内に、一対のリ
ード３の各対向端部３ａとチップ２とを封入したもので
ある。一対のリード３は、所定間隔を有して対向配置し
たものであり、各対向端部をＬ字形に屈曲させたもので
ある。また、チップ２は、一対のリード３間に掛け渡し
て載置したものであり、チップ２および各リード３の対
向端部３ａ間は銀ペースト５により固着してある。そし
て、チップ２の所定箇所の電極（図示せず）およびリー
ド３間は、ワイヤボンディング法により、ワイヤ４で電
気的に接続してある。
Description
【０００１】
【産業上の利用分野】この発明は、表面実装型のＩＣパ
ッケージに関するものである。
ッケージに関するものである。
【０００２】
【従来の技術】図３は従来のＩＣパッケージの構成を示
す断面図である。図３において、１は封止材料からなる
封止部、２はチップ、３０はリードフレームに一体形成
されたリード、４は金線からなるワイヤ、５は銀ペース
ト、７はリードフレームに一体形成されたダイパッドで
ある。
す断面図である。図３において、１は封止材料からなる
封止部、２はチップ、３０はリードフレームに一体形成
されたリード、４は金線からなるワイヤ、５は銀ペース
ト、７はリードフレームに一体形成されたダイパッドで
ある。
【０００３】図３に示すように、従来のＩＣパッケージ
は、封止部１内に、ダイパッド７上に銀ペースト５によ
りマウントしたチップ２と、このチップ２の所定箇所の
電極（図示せず）にワイヤ４により電気的に接続したリ
ード３０とをトランスファモールド法により封入したも
のである。このように構成されたＩＣパッケージは、基
板（図示せず）上に実装される。
は、封止部１内に、ダイパッド７上に銀ペースト５によ
りマウントしたチップ２と、このチップ２の所定箇所の
電極（図示せず）にワイヤ４により電気的に接続したリ
ード３０とをトランスファモールド法により封入したも
のである。このように構成されたＩＣパッケージは、基
板（図示せず）上に実装される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のＩＣパッケージは、実装時に半田
付けまたは赤外線リフロー等により加熱されると、封止
部１にクラック（図示せず）が生じるという問題があっ
た。このクラックが生じる原因としては、ダイパッド７
と封止部１との線膨張率の違い，ダイパッド７と封止部
１との密着性低下およびＩＣパッケージの保管中に封止
部１に侵入した水分等が挙げられる。特に、水分による
クラック発生は、ダイパッド７と封止部１との界面に溜
まった水分が、上記の加熱により気化膨張を起こすこと
によるものである。
うに構成された従来のＩＣパッケージは、実装時に半田
付けまたは赤外線リフロー等により加熱されると、封止
部１にクラック（図示せず）が生じるという問題があっ
た。このクラックが生じる原因としては、ダイパッド７
と封止部１との線膨張率の違い，ダイパッド７と封止部
１との密着性低下およびＩＣパッケージの保管中に封止
部１に侵入した水分等が挙げられる。特に、水分による
クラック発生は、ダイパッド７と封止部１との界面に溜
まった水分が、上記の加熱により気化膨張を起こすこと
によるものである。
【０００５】さらに、最近のＩＣパッケージは薄形化傾
向があり、封止部１が薄形化することにより強度が低下
し、クラック発生率が高くなっている。この発明の目的
は、上記問題点に鑑み、実装時のクラック発生率を低減
し薄形化を実現したＩＣパッケージを提供することであ
る。
向があり、封止部１が薄形化することにより強度が低下
し、クラック発生率が高くなっている。この発明の目的
は、上記問題点に鑑み、実装時のクラック発生率を低減
し薄形化を実現したＩＣパッケージを提供することであ
る。
【０００６】
【課題を解決するための手段】この発明のＩＣパッケー
ジは、封止部内に、所定間隔を有して対向配置した一対
のリードの各対向端部と、この一対のリード間に掛け渡
して載置されリードに所定箇所を電気的に接続したチッ
プとを封入したものである。
ジは、封止部内に、所定間隔を有して対向配置した一対
のリードの各対向端部と、この一対のリード間に掛け渡
して載置されリードに所定箇所を電気的に接続したチッ
プとを封入したものである。
【０００７】
【作用】この発明の構成によれば、チップを一対のリー
ド間に掛け渡して載置し封止部内に封入したため、従来
のようなチップを載置するためのダイパッドが不要とな
る。したがって、内部にクラックの原因となる水分が溜
まることがなく、また、膨張率の違いおよび密着性低下
等の不都合も生じることがない。さらに、封止部を薄く
することがなく、ダイパッドの厚みだけ全体を薄形化す
ることができる。
ド間に掛け渡して載置し封止部内に封入したため、従来
のようなチップを載置するためのダイパッドが不要とな
る。したがって、内部にクラックの原因となる水分が溜
まることがなく、また、膨張率の違いおよび密着性低下
等の不都合も生じることがない。さらに、封止部を薄く
することがなく、ダイパッドの厚みだけ全体を薄形化す
ることができる。
【０００８】
【実施例】図１はこの発明の第１の実施例のＩＣパッケ
ージの構成を示す断面図である。図１において、１は封
止材料からなる封止部、２はチップ、３はリード、４は
金線からなるワイヤ、５は銀ペーストである。図１に示
すように、ＩＣパッケージは、封止部１内に、一対のリ
ード３の各対向端部３ａとチップ２とを封入したもので
ある。
ージの構成を示す断面図である。図１において、１は封
止材料からなる封止部、２はチップ、３はリード、４は
金線からなるワイヤ、５は銀ペーストである。図１に示
すように、ＩＣパッケージは、封止部１内に、一対のリ
ード３の各対向端部３ａとチップ２とを封入したもので
ある。
【０００９】一対のリード３は、所定間隔を有して対向
配置したものであり、各対向端部３ａをＬ字形に屈曲さ
せたものである。また、チップ２は、一対のリード３間
に掛け渡して載置したものであり、チップ２および各リ
ード３の対向端部３ａ間は銀ペースト５により固着して
ある。そして、チップ２の上面の電極（図示せず）およ
びリード３間は、ワイヤボンディング法により、ワイヤ
４で電気的に接続してある。
配置したものであり、各対向端部３ａをＬ字形に屈曲さ
せたものである。また、チップ２は、一対のリード３間
に掛け渡して載置したものであり、チップ２および各リ
ード３の対向端部３ａ間は銀ペースト５により固着して
ある。そして、チップ２の上面の電極（図示せず）およ
びリード３間は、ワイヤボンディング法により、ワイヤ
４で電気的に接続してある。
【００１０】このようにチップ２を一対のリード３間に
掛け渡し載置したことで、従来のようなチップ２を載置
するためのダイパッド７が不要となる。次に、図２はこ
の発明の第２の実施例のＩＣパッケージの構成を示す断
面図である。図２において、６はバンプであり、図１と
同符号の部分は同様の部分を示す。
掛け渡し載置したことで、従来のようなチップ２を載置
するためのダイパッド７が不要となる。次に、図２はこ
の発明の第２の実施例のＩＣパッケージの構成を示す断
面図である。図２において、６はバンプであり、図１と
同符号の部分は同様の部分を示す。
【００１１】図２に示すように、ＩＣパッケージは、封
止部１内に、一対のリード３の各対向端部３ａとチップ
２とを封入したものである。一対のリード３は、所定間
隔を有して対向配置したものであり、各対向端部３ａを
Ｌ字形に屈曲させたものである。また、チップ２は、一
対のリード３間に掛け渡して載置したものであり、チッ
プ２の下面の電極（図示せず）および各リード３の対向
端部３ａ間はバンプ６を介して電気的に接続してある。
止部１内に、一対のリード３の各対向端部３ａとチップ
２とを封入したものである。一対のリード３は、所定間
隔を有して対向配置したものであり、各対向端部３ａを
Ｌ字形に屈曲させたものである。また、チップ２は、一
対のリード３間に掛け渡して載置したものであり、チッ
プ２の下面の電極（図示せず）および各リード３の対向
端部３ａ間はバンプ６を介して電気的に接続してある。
【００１２】このようにチップ２を一対のリード３間に
掛け渡して載置したことで、従来のようなチップ２を載
置するためのダイパッド７が不要となる。以上、第１お
よび第２の実施例によれば、チップ２を一対のリード３
間に掛け渡して載置し封止部１内に封入したため、従来
のようなチップ２を載置するためのダイパッド７が不要
となる。したがって、内部にクラック発生の原因となる
水分が溜まることがなく、また、膨張率の違いおよび密
着性低下等の不都合も生じることがない。これにより、
実装時のクラック発生率を低減することができる。そし
て、さらに、従来と比較してダイパッド７の厚みだけ全
体を薄形化することができ、この薄形化は、封止部１を
薄くすることが不要であるため、強度低下を生じること
がない。
掛け渡して載置したことで、従来のようなチップ２を載
置するためのダイパッド７が不要となる。以上、第１お
よび第２の実施例によれば、チップ２を一対のリード３
間に掛け渡して載置し封止部１内に封入したため、従来
のようなチップ２を載置するためのダイパッド７が不要
となる。したがって、内部にクラック発生の原因となる
水分が溜まることがなく、また、膨張率の違いおよび密
着性低下等の不都合も生じることがない。これにより、
実装時のクラック発生率を低減することができる。そし
て、さらに、従来と比較してダイパッド７の厚みだけ全
体を薄形化することができ、この薄形化は、封止部１を
薄くすることが不要であるため、強度低下を生じること
がない。
【００１３】なお、第２の実施例では、各リード３の対
向端部３ａをＬ字形に折り曲げたが、必ずしも曲げる必
要はない。
向端部３ａをＬ字形に折り曲げたが、必ずしも曲げる必
要はない。
【００１４】
【発明の効果】この発明のＩＣパッケージによれば、チ
ップを一対のリード間に掛け渡して載置し封止部内に封
入したため、従来のようなチップを載置するためのダイ
パッドが不要となる。したがって、内部にクラックの原
因となる水分が溜まることがなく、また、膨張率の違い
および密着性低下等の不都合も生じることがない。さら
に、封止部を薄くすることがなく、ダイパッドの厚みだ
け全体を薄形化することができる。
ップを一対のリード間に掛け渡して載置し封止部内に封
入したため、従来のようなチップを載置するためのダイ
パッドが不要となる。したがって、内部にクラックの原
因となる水分が溜まることがなく、また、膨張率の違い
および密着性低下等の不都合も生じることがない。さら
に、封止部を薄くすることがなく、ダイパッドの厚みだ
け全体を薄形化することができる。
【００１５】その結果、実装時のクラック発生率を低減
することができ、従来と比較して薄形化を実現したＩＣ
パッケージを得ることができる。
することができ、従来と比較して薄形化を実現したＩＣ
パッケージを得ることができる。
【図１】この発明の第１の実施例のＩＣパッケージの構
成を示す断面図である。
成を示す断面図である。
【図２】この発明の第２の実施例のＩＣパッケージの構
成を示す断面図である。
成を示す断面図である。
【図３】従来のＩＣパッケージの構成を示す断面図であ
る。
る。
１ 封止部 ２ チップ ３ リード 3a 対向端部
Claims (1)
- 【請求項１】 封止部内に、所定間隔を有して対向配置
した一対のリードの各対向端部と、この一対のリード間
に掛け渡して載置され前記リードに所定箇所を電気的に
接続したチップとを封入したＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015140A JPH05218271A (ja) | 1992-01-30 | 1992-01-30 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015140A JPH05218271A (ja) | 1992-01-30 | 1992-01-30 | Ｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218271A true JPH05218271A (ja) | 1993-08-27 |
Family
ID=11880513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015140A Pending JPH05218271A (ja) | 1992-01-30 | 1992-01-30 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19507573A1 (de) * | 1994-03-30 | 1995-10-05 | Gold Star Electronics | Leiterstruktur und Halbleitergehäuse mit dieser Leiterstruktur |
| KR20000051982A (ko) * | 1999-01-28 | 2000-08-16 | 유-행 치아오 | 멀티 세그먼트 다이 패드를 갖는 리드 프레임 구조 |
-
1992
- 1992-01-30 JP JP4015140A patent/JPH05218271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19507573A1 (de) * | 1994-03-30 | 1995-10-05 | Gold Star Electronics | Leiterstruktur und Halbleitergehäuse mit dieser Leiterstruktur |
| DE19507573C2 (de) * | 1994-03-30 | 2002-11-21 | Gold Star Electronics | Leiterstruktur für ein Halbleitergehäuse und Halbleitergehäuse mit einer solchen Leiterstruktur |
| KR20000051982A (ko) * | 1999-01-28 | 2000-08-16 | 유-행 치아오 | 멀티 세그먼트 다이 패드를 갖는 리드 프레임 구조 |
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