JPH05218285A - 集積回路チップ・パッケージ - Google Patents
集積回路チップ・パッケージInfo
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- JPH05218285A JPH05218285A JP4291329A JP29132992A JPH05218285A JP H05218285 A JPH05218285 A JP H05218285A JP 4291329 A JP4291329 A JP 4291329A JP 29132992 A JP29132992 A JP 29132992A JP H05218285 A JPH05218285 A JP H05218285A
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- semiconductor chip
- lead frame
- chip package
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- H10W70/415—Leadframe inner leads serving as die pads
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 複数のＩＣメモリモジュールを積み重ねるこ
とのできるＩＣメモリ・モジュール用の低電力インダク
タンス・リード・フレームを提供する。 【構成】 半導体集積チップ（ＩＣ）パッケージは、そ
の中に収納されたＩＣチップのワイヤ・ボンディング用
のリード・フレームを備える。リード・フレームの電力
バスリード５６，５８は、電流源経路とチップへのワイ
ヤ・ボンド接続を含む電流帰還経路との間に最小限の間
隔を保つことによって、電力バスのインダクタンスが最
小になるように配置されている。電流源と電流帰還ピン
６０，６２および６４，６６とをパッケージの対向する
両面上の隣接するピン対中に設けることにより、間隔が
最小になる。
とのできるＩＣメモリ・モジュール用の低電力インダク
タンス・リード・フレームを提供する。 【構成】 半導体集積チップ（ＩＣ）パッケージは、そ
の中に収納されたＩＣチップのワイヤ・ボンディング用
のリード・フレームを備える。リード・フレームの電力
バスリード５６，５８は、電流源経路とチップへのワイ
ヤ・ボンド接続を含む電流帰還経路との間に最小限の間
隔を保つことによって、電力バスのインダクタンスが最
小になるように配置されている。電流源と電流帰還ピン
６０，６２および６４，６６とをパッケージの対向する
両面上の隣接するピン対中に設けることにより、間隔が
最小になる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には集積回路
（ＩＣ）チップ用パッケージに関し、具体的には、電力
配分網のインダクタンスを最小にする、ＩＣメモリ・パ
ッケージ用の新型リード・フレームに関する。
（ＩＣ）チップ用パッケージに関し、具体的には、電力
配分網のインダクタンスを最小にする、ＩＣメモリ・パ
ッケージ用の新型リード・フレームに関する。
【０００２】
【従来の技術】図１は、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）ＩＣモジュール１２用の従来
型のＡワイヤ・リード・フレーム１０を示す図である。
リード・フレーム１０は、複数の信号リード１４と、２
本の電力バス・リード１６および１８を含んでいる。電
力バス・リード１６は、電圧Ｖccに接続され、電力バス
・リード１８は、電圧Ｖssに接続され、後者は、通常は
回路接地である。図２は、Ａワイヤ・リード・フレーム
１０を、チップ２０の頂面に取り付け、ワイヤ・ボンド
２４によってチップの信号パッドおよび電力パッド２２
に電気的に接合する方法を示す、ＤＲＡＭ ＩＣモジュ
ール１２の端面図である。図２に示すように、信号リー
ド１４と電力バス・リード１６および１８は、プリント
回路基板（ＰＣＢ）上への表面実装用のＪリードまたは
ガルウイング・リードとして形成することができる。
セス・メモリ（ＤＲＡＭ）ＩＣモジュール１２用の従来
型のＡワイヤ・リード・フレーム１０を示す図である。
リード・フレーム１０は、複数の信号リード１４と、２
本の電力バス・リード１６および１８を含んでいる。電
力バス・リード１６は、電圧Ｖccに接続され、電力バス
・リード１８は、電圧Ｖssに接続され、後者は、通常は
回路接地である。図２は、Ａワイヤ・リード・フレーム
１０を、チップ２０の頂面に取り付け、ワイヤ・ボンド
２４によってチップの信号パッドおよび電力パッド２２
に電気的に接合する方法を示す、ＤＲＡＭ ＩＣモジュ
ール１２の端面図である。図２に示すように、信号リー
ド１４と電力バス・リード１６および１８は、プリント
回路基板（ＰＣＢ）上への表面実装用のＪリードまたは
ガルウイング・リードとして形成することができる。
【０００３】ＩＣパッケージの形のメモリ・モジュール
は、従来、アレイとしてＰＣＢに実装されている。基板
面積を節約するために、図３に示すようにメモリ・モジ
ュールを積み重ねることが必要になる時がある。図３で
は、第１ＤＲＡＭモジュール２６が、ＰＣＢ２８に表面
実装され、第２ＤＲＡＭモジュール３０を支持する。第
２ＤＲＡＭモジュール３０のリード３２は、第１ＤＲＡ
Ｍモジュール２６のリード３４と重なり合い、これに接
着され、これとの電気接続を形成している。
は、従来、アレイとしてＰＣＢに実装されている。基板
面積を節約するために、図３に示すようにメモリ・モジ
ュールを積み重ねることが必要になる時がある。図３で
は、第１ＤＲＡＭモジュール２６が、ＰＣＢ２８に表面
実装され、第２ＤＲＡＭモジュール３０を支持する。第
２ＤＲＡＭモジュール３０のリード３２は、第１ＤＲＡ
Ｍモジュール２６のリード３４と重なり合い、これに接
着され、これとの電気接続を形成している。
【０００４】図１、図２および図３に示した従来型のＩ
Ｃモジュールに使用されるＡワイヤ・リード・フレーム
は、図４に示す電力配分設計を有する。この図は、図１
に類似しているが、わかりやすくするために、信号リー
ドを省略し、電力バス・リード１６および１８だけを示
してある。図４からわかるように、電圧源Ｖccから電圧
シンクＶssに流れる電流Ｉccの電流ループが、複数存在
する。しかし、メモリ・モジュールを積み重ねることに
よって、特に３個以上のモジュールを積み重ねる時、電
力バス間に非常に大きな誘導ループが生じ、高い電源雑
音を発生する。これは、モジュール３６、３８、４０、
４２からなる４モジュール・スタックについての図５で
最もよく示されている。図５からわかるように、チップ
へのＩcc電流経路とその帰還経路に対応する矢印によっ
て示される、最上部のモジュール４２への電力配分のた
めに、インダクタンスが増加する。雑音は、最上部のモ
ジュール４２が活動状態になる時、最上部のモジュール
４２による電流の要求によって引き起こされる。回路内
のインダクタンスが高いと、選択されたチップの電圧許
容範囲に悪影響を及ぼし、ＶccとＶssの電力配分バス上
でリンギングが発生し、データ保全性の問題をもたらす
可能性がある。
Ｃモジュールに使用されるＡワイヤ・リード・フレーム
は、図４に示す電力配分設計を有する。この図は、図１
に類似しているが、わかりやすくするために、信号リー
ドを省略し、電力バス・リード１６および１８だけを示
してある。図４からわかるように、電圧源Ｖccから電圧
シンクＶssに流れる電流Ｉccの電流ループが、複数存在
する。しかし、メモリ・モジュールを積み重ねることに
よって、特に３個以上のモジュールを積み重ねる時、電
力バス間に非常に大きな誘導ループが生じ、高い電源雑
音を発生する。これは、モジュール３６、３８、４０、
４２からなる４モジュール・スタックについての図５で
最もよく示されている。図５からわかるように、チップ
へのＩcc電流経路とその帰還経路に対応する矢印によっ
て示される、最上部のモジュール４２への電力配分のた
めに、インダクタンスが増加する。雑音は、最上部のモ
ジュール４２が活動状態になる時、最上部のモジュール
４２による電流の要求によって引き起こされる。回路内
のインダクタンスが高いと、選択されたチップの電圧許
容範囲に悪影響を及ぼし、ＶccとＶssの電力配分バス上
でリンギングが発生し、データ保全性の問題をもたらす
可能性がある。
【０００５】米国特許第４８６２２４５号明細書は、Ｉ
Ｃチップ用のパッケージを開示している。上記明細書
は、基本的なＡワイヤ・リード・フレーム技術の説明が
有益である。具体的に言うと、上記明細書は、Ａワイヤ
・リード・フレーム用の電力バス・バーを示している。
この技術での電力バス・バーは、両端で互いに離れ、パ
ッケージの異なる側面から突き出る。この構成には、所
与の電流に対する磁束結合が最大になるという欠点があ
る。その結果、２つの電力バスが平行に互いに接近して
走り、かつ上記明細書に記載されているように、チップ
の電力パッドへのワイヤ・ボンド・リードが、非Ａワイ
ヤ・パッケージの場合より短くなるチップの上を除い
て、リード・フレームのインダクタンスが最大になる。
Ｃチップ用のパッケージを開示している。上記明細書
は、基本的なＡワイヤ・リード・フレーム技術の説明が
有益である。具体的に言うと、上記明細書は、Ａワイヤ
・リード・フレーム用の電力バス・バーを示している。
この技術での電力バス・バーは、両端で互いに離れ、パ
ッケージの異なる側面から突き出る。この構成には、所
与の電流に対する磁束結合が最大になるという欠点があ
る。その結果、２つの電力バスが平行に互いに接近して
走り、かつ上記明細書に記載されているように、チップ
の電力パッドへのワイヤ・ボンド・リードが、非Ａワイ
ヤ・パッケージの場合より短くなるチップの上を除い
て、リード・フレームのインダクタンスが最大になる。
【０００６】米国特許第４９６５６５４号明細書は、リ
ード・フレームとチップの間の接地面を開示している。
ただし、これらの接地面は、接地と高電圧に別々に接続
され、電流帰還経路の一部ではないので、電力線インダ
クタンスには影響しない。上記特許のパッケージでの金
属平面の主な機能は、信号線とチップの間の遮蔽をもた
らすこと、および遮蔽面に対する信号キャパシタンスの
増加によって隣接する線間の結合を減少させることであ
る。
ード・フレームとチップの間の接地面を開示している。
ただし、これらの接地面は、接地と高電圧に別々に接続
され、電流帰還経路の一部ではないので、電力線インダ
クタンスには影響しない。上記特許のパッケージでの金
属平面の主な機能は、信号線とチップの間の遮蔽をもた
らすこと、および遮蔽面に対する信号キャパシタンスの
増加によって隣接する線間の結合を減少させることであ
る。
【０００７】米国特許第４９１６５１９号明細書は、Ａ
ワイヤ・リード・フレームを使用するＩＣパッケージを
開示している。上記特許は、特殊な位置のＡワイヤ・リ
ードとチップの間に２つの短いボンド接続を設けること
によって、リード・フレームからチップへの長いワイヤ
・ボンド接続を短縮する方法を示すものである。しか
し、上記特許は、積み重ねられたＩＣメモリ・モジュー
ル間の誘導結合の問題に対処していない。
ワイヤ・リード・フレームを使用するＩＣパッケージを
開示している。上記特許は、特殊な位置のＡワイヤ・リ
ードとチップの間に２つの短いボンド接続を設けること
によって、リード・フレームからチップへの長いワイヤ
・ボンド接続を短縮する方法を示すものである。しか
し、上記特許は、積み重ねられたＩＣメモリ・モジュー
ル間の誘導結合の問題に対処していない。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
一目的は、複数のＩＣメモリ・モジュールを積み重ねる
ことのできる、ＩＣメモリ・モジュール用の低電力イン
ダクタンス・リード・フレームを提供することである。
一目的は、複数のＩＣメモリ・モジュールを積み重ねる
ことのできる、ＩＣメモリ・モジュール用の低電力イン
ダクタンス・リード・フレームを提供することである。
【０００９】本発明のもう１つの目的は、メモリ・パッ
ケージ・リード・フレームの垂直電力リードと、水平電
力リードの、電力バス・バーに取り付けられた部分の、
インダクタンスを劇的に削減することである。
ケージ・リード・フレームの垂直電力リードと、水平電
力リードの、電力バス・バーに取り付けられた部分の、
インダクタンスを劇的に削減することである。
【００１０】
【課題を解決するための手段】本発明によれば、半導体
ＩＣパッケージ用の新型リード・フレームが提供され
る。リード・フレーム電力バスは、チップへのワイヤ・
ボンド接続を含む電流源経路と電流帰還経路の間で最小
の距離が保たれるように保証することによって、電力バ
スのインダクタンスが最小になるように配置される。リ
ード・フレームの対向する両端にある隣接するピン対に
電流源ピンと電流帰還ピンを設けることによって、距離
を最小にする。この構造によれば、第１電力バスから第
２電力バスへ流れる電流のために磁束の通る面積が最小
になり、これによって、電力配分インダクタンスが最小
になる。この新型リード・フレーム構造を用いると、複
数のＤＲＡＭモジュールを積み重ねることが可能にな
り、メモリ・システムのパッケージ化のかなりの節約が
もたらされる。
ＩＣパッケージ用の新型リード・フレームが提供され
る。リード・フレーム電力バスは、チップへのワイヤ・
ボンド接続を含む電流源経路と電流帰還経路の間で最小
の距離が保たれるように保証することによって、電力バ
スのインダクタンスが最小になるように配置される。リ
ード・フレームの対向する両端にある隣接するピン対に
電流源ピンと電流帰還ピンを設けることによって、距離
を最小にする。この構造によれば、第１電力バスから第
２電力バスへ流れる電流のために磁束の通る面積が最小
になり、これによって、電力配分インダクタンスが最小
になる。この新型リード・フレーム構造を用いると、複
数のＤＲＡＭモジュールを積み重ねることが可能にな
り、メモリ・システムのパッケージ化のかなりの節約が
もたらされる。
【００１１】
【実施例】再び図面を参照し、具体的には図６を参照す
ると、複数の信号リード５４と２本の電力バス・リード
５６および５８を含むリード・フレーム５２を有するＩ
Ｃモジュール５０が示されている。電力バス・リード５
６および５８は、図１に示した従来型のリード・フレー
ムと同様に、それぞれ電圧ＶccおよびＶssに接続され
る。しかし、電力バス・リード５６および５８は、ＩＣ
モジュール５０の１側面上の第１ピン対６０および６２
と、ＩＣモジュール５０のもう１つの側面上の第２ピン
対６４および６６に接続される。この例示の好ましい実
施例では、電力バス・リード５６および５８は、平行に
蛇行する対を形成し、ＩＣモジュール５０を通る２本の
バスの間隔が最小になる。
ると、複数の信号リード５４と２本の電力バス・リード
５６および５８を含むリード・フレーム５２を有するＩ
Ｃモジュール５０が示されている。電力バス・リード５
６および５８は、図１に示した従来型のリード・フレー
ムと同様に、それぞれ電圧ＶccおよびＶssに接続され
る。しかし、電力バス・リード５６および５８は、ＩＣ
モジュール５０の１側面上の第１ピン対６０および６２
と、ＩＣモジュール５０のもう１つの側面上の第２ピン
対６４および６６に接続される。この例示の好ましい実
施例では、電力バス・リード５６および５８は、平行に
蛇行する対を形成し、ＩＣモジュール５０を通る２本の
バスの間隔が最小になる。
【００１２】図７は、ＰＣＢ７６上に取り付けられた４
個のメモリ・モジュール６８、７０、７２、７４のスタ
ックを示す図である。図７からわかるように、本発明の
好ましい実施例によるリード・フレームの誘導ループ
は、４つのモジュールの同様のスタックについて図５に
示した従来型のＡワイヤ・リード・フレームに比べて最
小になる。
個のメモリ・モジュール６８、７０、７２、７４のスタ
ックを示す図である。図７からわかるように、本発明の
好ましい実施例によるリード・フレームの誘導ループ
は、４つのモジュールの同様のスタックについて図５に
示した従来型のＡワイヤ・リード・フレームに比べて最
小になる。
【００１３】図１に示した従来型のＡワイヤ・リード・
フレームと、図６に示した新型リード・フレームのどち
らでも、電力配分回路は、最も近い減結合コンデンサ７
７の正側から電圧平面の一部を介してＤＲＡＭモジュー
ル上のＶccリードに通じ、ワイヤ・ボンドを介してチッ
プに至る。電流帰還経路は、パッケージのＶss端子内に
あり、Ｖssワイヤ・ボンドから減結合コンデンサ７７の
接地端子に戻る。誘導ループの面積は、接地側までの電
流経路によって形成される。１対のＶcc／Ｖssリードが
このチップに電力を供給するので、２つの誘導ループが
形成され、平行に作動する。したがって、各構成の１つ
のループを分析して、従来型のＡワイヤ・リード・フレ
ームに対して、本発明による幾何形状が優れていると判
断することができる。
フレームと、図６に示した新型リード・フレームのどち
らでも、電力配分回路は、最も近い減結合コンデンサ７
７の正側から電圧平面の一部を介してＤＲＡＭモジュー
ル上のＶccリードに通じ、ワイヤ・ボンドを介してチッ
プに至る。電流帰還経路は、パッケージのＶss端子内に
あり、Ｖssワイヤ・ボンドから減結合コンデンサ７７の
接地端子に戻る。誘導ループの面積は、接地側までの電
流経路によって形成される。１対のＶcc／Ｖssリードが
このチップに電力を供給するので、２つの誘導ループが
形成され、平行に作動する。したがって、各構成の１つ
のループを分析して、従来型のＡワイヤ・リード・フレ
ームに対して、本発明による幾何形状が優れていると判
断することができる。
【００１４】インダクタンスＬは、式（１）により、電
流Ｉを運ぶ誘導子に結合された磁束Φに比例する。 Ｌ ＝ ＮΦ／Ｉ （１） ただし、Ｎは、巻数または電流ループの数である。結合
された磁束は、式（２）により、磁束密度が通過するル
ープの面積Ａに比例する。 Ｌ ＝ ＮＢＡ／Ｉ （２） ただし、Ｂは磁束密度である。したがって、式（２）か
ら、面積Ａを最小にしなければならない。
流Ｉを運ぶ誘導子に結合された磁束Φに比例する。 Ｌ ＝ ＮΦ／Ｉ （１） ただし、Ｎは、巻数または電流ループの数である。結合
された磁束は、式（２）により、磁束密度が通過するル
ープの面積Ａに比例する。 Ｌ ＝ ＮＢＡ／Ｉ （２） ただし、Ｂは磁束密度である。したがって、式（２）か
ら、面積Ａを最小にしなければならない。
【００１５】図８は、面積Ａを形成する典型的な寸法を
有する、Ａワイヤ・リード・フレームの電力バス・リー
ド１６および１８の概略等角図である。一方、図９は、
やはり面積Ａを形成する典型的な寸法を有する、本発明
によるリード・フレームの電力バス・リード５６および
５８の同様の概略等角図である。図８に示した従来型の
リード・フレームでは、ループ面積は５１．６ｍｍ
2（０．０８平方インチ）であり、一方、本発明による
リード・フレームは、６．４５ｍｍ2（０．０１平方イ
ンチ）の面積を有する。インダクタンスの定義によれ
ば、本発明によるリード・フレームは、この電力配分網
内で、インダクタンスが従来型のリード・フレームの約
１／８倍であり、電力配分バス上の雑音という悪影響を
こうむることなしに、複数のＤＲＡＭモジュールを積み
重ねることが可能になる。
有する、Ａワイヤ・リード・フレームの電力バス・リー
ド１６および１８の概略等角図である。一方、図９は、
やはり面積Ａを形成する典型的な寸法を有する、本発明
によるリード・フレームの電力バス・リード５６および
５８の同様の概略等角図である。図８に示した従来型の
リード・フレームでは、ループ面積は５１．６ｍｍ
2（０．０８平方インチ）であり、一方、本発明による
リード・フレームは、６．４５ｍｍ2（０．０１平方イ
ンチ）の面積を有する。インダクタンスの定義によれ
ば、本発明によるリード・フレームは、この電力配分網
内で、インダクタンスが従来型のリード・フレームの約
１／８倍であり、電力配分バス上の雑音という悪影響を
こうむることなしに、複数のＤＲＡＭモジュールを積み
重ねることが可能になる。
【００１６】図６に示す好ましい実施例に対して、多数
の変形が可能である。その１つを図１０に示す。この場
合、入出力（Ｉ／Ｏ）チップ・パッドが９０度回転され
て、図１０に示すように、チップ・パッケージの短寸法
と平行になっている。図６と図１０では、図１０で電力
バス・リードを符号５６^および５８^で示した点を除い
て、同じ構成要素または構造を同じ符号で示してある。
電力バス・リード５６^および５８^は、入出力パッドの
ボンド接続用の側面に沿って、それぞれ分岐８２および
８４を備えている。これらの分岐は、電気的な理由から
その終端をプリント回路基板上で電圧供給源に接続する
必要はないが、リード・フレーム用の機械的支持として
働くように入出力ピンとして成形し形成することが必要
になる可能性はある。電気的接続が不要な理由は、分岐
がプリント回路基板内の供給源に達するならば、分岐に
よって高インダクタンスのループが作られ、したがっ
て、プリント回路基板からチップ上の電力パッドへの電
源電流が、これらの分岐内をほとんどまたは全く流れな
いからである。すべての電源電流は、電力バス・リード
５６^および５８^から分岐８２および８４に入り、電力
パッドに向かう。図９の誘導ループ分析は、図１０の構
造ならびに図６の構造に適用される。
の変形が可能である。その１つを図１０に示す。この場
合、入出力（Ｉ／Ｏ）チップ・パッドが９０度回転され
て、図１０に示すように、チップ・パッケージの短寸法
と平行になっている。図６と図１０では、図１０で電力
バス・リードを符号５６^および５８^で示した点を除い
て、同じ構成要素または構造を同じ符号で示してある。
電力バス・リード５６^および５８^は、入出力パッドの
ボンド接続用の側面に沿って、それぞれ分岐８２および
８４を備えている。これらの分岐は、電気的な理由から
その終端をプリント回路基板上で電圧供給源に接続する
必要はないが、リード・フレーム用の機械的支持として
働くように入出力ピンとして成形し形成することが必要
になる可能性はある。電気的接続が不要な理由は、分岐
がプリント回路基板内の供給源に達するならば、分岐に
よって高インダクタンスのループが作られ、したがっ
て、プリント回路基板からチップ上の電力パッドへの電
源電流が、これらの分岐内をほとんどまたは全く流れな
いからである。すべての電源電流は、電力バス・リード
５６^および５８^から分岐８２および８４に入り、電力
パッドに向かう。図９の誘導ループ分析は、図１０の構
造ならびに図６の構造に適用される。
【００１７】好ましい実施例に関して本発明を説明して
きたが、請求項の精神と範囲の中で本発明に変更を加え
て実施できることが、当業者に理解されよう。たとえ
ば、好ましい実施例をデュアル・インライン・ピン（Ｄ
ＩＰ）パッケージングに関して説明してきたが、本発明
は、シングル・インライン・メモリ・モジュール（ＳＩ
ＭＭ）などのシングル・インライン・パッケージング
（ＳＩＰ）や、４つの縁部に入出力ピンを有するパッケ
ージを含めて、他の従来型または非従来型のパッケージ
ングにも適用することができる。
きたが、請求項の精神と範囲の中で本発明に変更を加え
て実施できることが、当業者に理解されよう。たとえ
ば、好ましい実施例をデュアル・インライン・ピン（Ｄ
ＩＰ）パッケージングに関して説明してきたが、本発明
は、シングル・インライン・メモリ・モジュール（ＳＩ
ＭＭ）などのシングル・インライン・パッケージング
（ＳＩＰ）や、４つの縁部に入出力ピンを有するパッケ
ージを含めて、他の従来型または非従来型のパッケージ
ングにも適用することができる。
【図１】ＩＣパッケージに取り付けた従来型のＡワイヤ
・リード・フレームの平面図である。
・リード・フレームの平面図である。
【図２】チップの頂面に取り付けたリード・フレームを
示す、従来型のＩＣパッケージの端面図である。
示す、従来型のＩＣパッケージの端面図である。
【図３】２つの従来型のメモリ・モジュールの積重ねを
示す端面図である。
示す端面図である。
【図４】従来型のＡワイヤ電力バス構造を示す、図１お
よび図２と類似の平面図である。
よび図２と類似の平面図である。
【図５】４つの従来型のメモリ・モジュールの積重ねを
示し、Ｉcc電流経路によって画定される誘導ループの面
積を示す端面図である。
示し、Ｉcc電流経路によって画定される誘導ループの面
積を示す端面図である。
【図６】本発明の好ましい実施例によるリード・フレー
ム構造の平面図である。
ム構造の平面図である。
【図７】４つのメモリ・モジュールの積重ねを示し、実
施例によるリード・フレームの誘導ループの面積を示す
端面図である。
施例によるリード・フレームの誘導ループの面積を示す
端面図である。
【図８】図１に示した従来型のリード・フレームの電力
配分バスの概略等角図である。
配分バスの概略等角図である。
【図９】図６に示した本発明の好ましい実施例によるリ
ード・フレームの電力配分バスの概略等角図である。
ード・フレームの電力配分バスの概略等角図である。
【図１０】本発明のもう１つの好ましい実施例によるリ
ード・フレーム構造の平面図である。
ード・フレーム構造の平面図である。
１０ Ａワイヤ・リード・フレーム １２ ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）ＩＣモジュール １６ 電力バス・リード １８ 電力バス・リード ２６ 第１ＤＲＡＭモジュール ３０ 第２ＤＲＡＭモジュール ３２ リード ３４ リード ５２ リード・フレーム ５６ 電力バス・リード ５８ 電力バス・リード ８２ 分岐 ８４ 分岐
ＲＡＭ）ＩＣモジュール １６ 電力バス・リード １８ 電力バス・リード ２６ 第１ＤＲＡＭモジュール ３０ 第２ＤＲＡＭモジュール ３２ リード ３４ リード ５２ リード・フレーム ５６ 電力バス・リード ５８ 電力バス・リード ８２ 分岐 ８４ 分岐
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デービッド・ジェイ・パールマン アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、ネヴィル・ロ ード 12
Claims (10)
- 【請求項１】半導体チップがその中でリード・フレーム
に電気的に結合された半導体チップ・パッケージにおい
て、 電流源経路を提供する、前記リード・フレーム内の第１
電力バスと、 電流帰還経路を提供する、前記リード・フレーム内の第
２電力バスとを備え、 前記電流源経路と前記電流帰還経路が、前記リード・フ
レーム全体を通じて平行に狭い間隔で配置され、その結
果、前記第１電力バスから前記第２電力バスに流れる電
流によって磁束が通る面積が最小になる、半導体チップ
・パッケージ。 - 【請求項２】前記第１および第２の電力バスが、前記半
導体チップ・パッケージ上で狭い間隔で配置された接続
ピンに接続されることを特徴とする、請求項１に記載の
半導体チップ・パッケージ。 - 【請求項３】前記の狭い間隔で配置された接続ピンが、
前記パッケージの共通端部上で隣接することを特徴とす
る、請求項２に記載の半導体チップ・パッケージ。 - 【請求項４】前記第１および第２の電力バスが、前記半
導体チップ・パッケージの対向する側面上で狭い間隔で
配置された接続ピンの第１および第２の対に接続される
ことを特徴とする、請求項１に記載の半導体チップ・パ
ッケージ。 - 【請求項５】前記の狭い間隔で配置された接続ピンの第
１および第２の対のピンが、前記パッケージの対向する
共通縁部上でそれぞれ隣接することを特徴とする、請求
項４に記載の半導体チップ・パッケージ。 - 【請求項６】前記第１および第２の電力バスが、前記半
導体チップ・パッケージを通る蛇行経路を形成すること
を特徴とする、請求項１に記載の半導体チップ・パッケ
ージ。 - 【請求項７】前記第１および第２の電力バスが、前記半
導体チップの選択された入出力パッドにボンディングさ
れ、前記入出力パッドが、前記パッケージの長軸に平行
に走ることを特徴とする、請求項６に記載の半導体チッ
プ・パッケージ。 - 【請求項８】前記半導体チップの入出力パッドが、前記
パッケージの長軸に垂直に向き、前記第１および第２の
電力バスが、それぞれ、前記入出力パッドに平行で、選
択された入出力パッドにボンディングされた第１および
第２の分岐を有することを特徴とする、請求項６に記載
の半導体チップ・パッケージ。 - 【請求項９】半導体チップ・パッケージ内で半導体チッ
プの入出力パッドに電気的に結合されるリード・フレー
ムにおいて、 電流源経路を提供する、前記リード・フレーム内の第１
電力バスと、 電流帰還経路を提供する、前記リード・フレーム内の第
２電力バスとを備え、 前記電流源経路と前記電流帰還経路が、前記リード・フ
レーム全体を通じて平行に狭い間隔で配置されて、その
結果、前記第１電力バスから前記第２電力バスに流れる
電流によって磁束が通る面積が最小になる、リード・フ
レーム。 - 【請求項１０】前記第１および第２の電力バスが、前記
半導体チップ・パッケージを通る蛇行経路を形成するこ
とを特徴とする、請求項９に記載のリード・フレーム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/786,240 US5229639A (en) | 1991-10-31 | 1991-10-31 | Low powder distribution inductance lead frame for semiconductor chips |
| US786240 | 1991-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218285A true JPH05218285A (ja) | 1993-08-27 |
| JPH088331B2 JPH088331B2 (ja) | 1996-01-29 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291329A Expired - Lifetime JPH088331B2 (ja) | 1991-10-31 | 1992-10-29 | 半導体チップパッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5229639A (ja) |
| JP (1) | JPH088331B2 (ja) |
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