JPH05218340A - 集積回路に対する自己整合接点と垂直相互接合部の製造方法及び当該製造方法で作成されたデバイス - Google Patents

集積回路に対する自己整合接点と垂直相互接合部の製造方法及び当該製造方法で作成されたデバイス

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JPH05218340A
JPH05218340A JP4301522A JP30152292A JPH05218340A JP H05218340 A JPH05218340 A JP H05218340A JP 4301522 A JP4301522 A JP 4301522A JP 30152292 A JP30152292 A JP 30152292A JP H05218340 A JPH05218340 A JP H05218340A
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dielectric layer
integrated circuit
conductor
piece
substrate
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Trung T Doan
トラング・ティー・ドーン
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Micron Technology Inc
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Abstract

(57)【要約】 （修正有） 【目的】 先行技術の方法で達成可能な最大実装密度の
限界を無くすよう動作する多レベル導電体（ＭＬＣ）集
積回路の製造に有用な自己整合の垂直相互接合方法を提
供する。 【構成】 内部に形成された能動的又は受動的デバイス
１４を有するシリコン基板１０上方に位置付けられた誘
電層３０内に埋設コンデンサー２６，２８が設けられて
いる集積回路構造内に垂直の電気的相互接合部５２，５
４を作成する方法でデバイス内部に半導体基板を提供
し、基板に誘電層を形成し、通路を開けて端部を露光
し、縁部を絶縁し、エッチッング処理を行い、コンデン
サーに通路を開け、各通路に接続部を形成する各工程か
らなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に多レベル導電体
（ＭＬＣ）集積回路でこれらの導電体が典型的には或る
選択された金属又は多結晶シリコンのいずれかで作成さ
れるような当該集積回路の関するものである。更に詳細
には、本発明は製造されている集積回路内の達成可能な
実装密度を最大にすべく動作する自己整合型垂直相互接
続過程に関するものである。
【０００２】
【従来の技術】シリコン基板の表面上方にリソグラフ的
に形成された金属又はポリシリコンの多レベルを使用す
るダイナミック・ランダム・アクセス・メモリー（ＤＲ
ＡＭ）の製造といった集積回路製造における多くの分野
においては、各種導電性レベルとその下側に存在する基
板内の能動的又は受動的デバイスの間の或る異なる形式
の電気的接続を提供することが必要になる。例えば、Ｄ
ＲＡＭの製造においては集積回路構造内の一つのレベル
におけるリソグラフ的に形成されたワード・ライン及び
集積回路構造内の他のレベルにおけるフォトリソグラフ
的に形成されたビット・ライン又は桁ラインを提供する
ことが通常行われている。従って、又、ワード・ライン
とビット・ラインの間に一部の垂直相互接続部を提供
し、又、シリコン基板内に作成されたアクセス・トラン
ジスターの如き一部のデバイスを提供することも必要で
ある。
【０００３】
【発明が解決しようとする課題】前掲の要件に加えて、
或る箇所においてワード・ラインとビット・ラインの間
に電気的隔離を設けるという要件も存在し、ＤＲＡＭに
対する所望のデータ読み取り作動、データ書き込み作動
又はデータ更新作動を提供する目的から特定のワード・
ラインを特定のビット・ラインか又は積層されたコンデ
ンサーの如き蓄電装置に電気的に接合及び接続すること
が望ましい他の一部の箇所においてワード・ライン及び
ビット・ラインの間の電気的相互接続を提供することが
要求される。
【０００４】集積回路における多レベル導電体の間の前
述した電気的隔離は、最初に、一方の中間導電性層に対
する垂直の相互接続接触及び短絡の無い状態で上方層導
電体と下方集積回路構成要素の間に垂直相互接続が提供
された導電体の一方の中間層に開口部を形成することに
より達成された。同様に、上方層導電体を電気的に集積
回路内の中間導電性層若しくは下方デバイス領域に接続
することが望ましい場合は、一方の層からの導電性相互
接合部を支承している通路が隣接する導電性層に相互接
合する金属化部分を支承している通路から所定のマスク
距離だけ横方向に除去されるよう金属化パターンが横方
向に隔置されよう。
【０００５】電気的隔離と電気的相互接続という前掲の
技術両者を使用することによる利点は集積回路構造内で
得ることが出来る最大限達成可能な実装密度に固有のフ
ォトリソグラフィック上の寸法上の限界をもたらすこと
にあった。この点が本発明が対象としているこの後者の
問題に対する解答である。
【０００６】
【課題を解決するための手段】本発明の全般的狙いと主
たる目的は、前述した先行技術の方法でもたらされる前
述の最大限達成可能な実装密度上の制限を除去すべく動
作する多レベル導電体（ＭＬＣ）集積回路の製造に有用
な新規にして改善された自己整合の垂直相互接続方法を
提供することにある。
【０００７】本発明の他の目的は、提供上、素晴らしく
簡素で当技術状態での面状処理技術並びに最低個数の相
互接合部、マスキング及びエッチング処理段階を使用し
て比較的歩留りの高い状態で実施可能な前述した形式の
新規にして改善された自己整合の垂直相互接続方法を提
供することにある。
【０００８】前掲の狙いと諸目的を達成し、又、本発明
の重要な他の付随する諸利点を達成する目的から本発明
は、ａ．外部の電気的接続を行う必要がある能動的デバ
イス又は受動的デバイスを内部に有する或る選択された
基板を提供する段階、ｂ．基板上にあり、これらのデバ
イスに接続されねばならない一部の導電性片体を内部に
有し、又、これらのデバイスから電気的に隔離した状態
に維持されねばならない一部の他の導電性片体を内部に
有する誘電層を形成する段階、ｃ．電気的に隔離される
べきこれらの導電性片体上方における誘電層内に第１通
路又は通路を開き、絶縁コーティングを提供すべく通路
により露光されるこれらの片体の縁部を処理する段階、
ｄ．基板の表面上でその表面を通じて第１通路又は通路
を続行させる段階、一方、付加的に、ｅ．基板内のデバ
イスに接続される誘電コーティング内の導電性片体を通
じて第２通路又は通路を開く段階、及び、次に、ｆ．第
１通路と第２通路内に垂直の電気的相互接合部を形成
し、かくして第１導電性片体又は片体の電気的隔離及び
第２導電性片体又は片体に対する電気的相互接続後の両
者並びに第２導電性片体又は片体と基板の間に要求され
る横方向間隔を最低にする目的から同じ多レベル導電体
処理段階で垂直の相互接合部を形成可能する段階を含
む。
【０００９】本発明の諸目的と諸利点に合わせた本発明
の簡単な要約については添付図面の以下の説明を参照す
ることから一層良く理解されよう。
【００１０】
【実施例】ここで図１を参照すると、この図には基板１
０の表面に隣接して能動デバイス領域１２、１４を形成
する目的から従来の半導体面状処理技術を使用して処理
され且つフィールド酸化物の厚い領域１６、１８及び２
０で分離された基板開始材料１０が示してある。これら
のデバイス形成及びフィールド酸化技術は当技術におい
て周知であるため本明細書では詳細に説明しない。例え
ば、ＭＯＳアクセス又はドライバー・トランジスターの
能動領域を形成する目的から拡散及びイオン注入といっ
た従来のマスキング及びドーピング技術を使用して能動
デバイス領域１２、１４の形成が達成される。これらの
方法についても当技術では周知であるので本明細書では
詳細に説明しない。図１における構造は更に典型的には
フィールド酸化物領域２０の表面上に示された幾何形状
にて現像された多結晶シリコン又は多シリコン２２の片
体といった導電体の第１レベルをその上に有することが
出来る。
【００１１】次に、図１に示された構造は従来の酸化物
形成及び多結晶形成ステーションに送られ、ここで最
初、二酸化シリコン２４の厚い層が図２に示された構造
の表面の上に形成される。しかる後、二酸化シリコンの
層２４は（図示せざる）多シリコンの層でカバーされ、
この層は引き続きマスキング処理とエッチング処理さ
れ、二酸化シリコン誘電層２４の上面に接触する多シリ
コンの２つの片体２６、２８を残す。
【００１２】ここで図３を参照すると、図２に示された
２次構造が次に他の酸化段階に対して露光され、そこで
二酸化シリコンの上面層３０がこれらの多シリコンの片
体を完全にその二酸化シリコン誘電材料内に完全に捲か
れ埋設された状態に残すよう多シリコンの２つの片体２
６、２８の露光面並びに二酸化シリコン２４の下側層全
ての上に蒸着される。これらの多シリコンの片体２６、
２８は典型的には集積回路のダイナミック・ランダム・
アクセス・メモリー（ＤＲＡＭ）若しくは他の同様又は
同等の形式のものに対するビット・ライン又は桁ライン
に出来る。
【００１３】ここで図４を参照すると、本発明による集
積回路構造を完成させるのに有用な２つの異なる形式の
垂直相互接合部が存在している。これら相互接合部の第
２接合部は、垂直相互部が多シリコン片体２６の一つを
完全に通過するようにされるが、電気的にはそれが垂直
下方に通って能動デバイス領域１２と接触する際、多シ
リコン片体２６から電気的に隔離された状態にとどま
る。この相互接合は図４に図解された方法で達成され、
最初は図３の構造が酸化物マスキング・ステーションに
送られ、そこで二酸化シリコン層３０の表面内に開口部
３２を作成すべく従来のマスキング及びエッチング技術
が利用される。この開口部３２は大略多シリコン片体２
６の下側と同一平面になっているトラフレベル３４に到
達する迄二酸化シリコン材料をエッチング処理すること
で作成される。処理のこの時点において、多シリコン片
体２６の非露光縁部は図４に３６で示された環状酸化領
域を提供するよう酸化段階又は他の同様の誘電体形成段
階に晒される。
【００１４】ここで、図５を参照すると、本発明の方法
で望ましい第２形式の電気的な垂直相互接合部は多シリ
コン片体２８を例えば基板１０内の能動デバイス領域１
４及びフィールド酸化物領域２０の上面上に図示の如く
配設された導電体たる多結晶シリコン２２の第１レベル
に電気的に相互接続するものである。これは図４におけ
る２次構造を従来のマスキング及びエッチング・ステー
ションに転送することで達成され、このステーションに
おいては付加的開口部３８、４０がこの構造の右側に垂
直に作成されるだけでなく、更に付加的に図４の露光さ
れた床又はトラフ領域３４が能動デバイス領域１２の表
面上の現時点で露光されている領域４２迄下方へ垂直に
エッチング処理される。処理のこの段階中、図３に示さ
れた構造の右側における領域４４及び４６は現時点では
電気的相互接続部を作成する目的で露光されている。
【００１５】ここで図６を参照すると、処理における次
の段階は、タングステン層５０等の或る選択された金属
で引き続き被覆される窒化チタン等の薄い第１表面コー
ティング４８で構成されるのが典型的な適当な金属化材
料で図５に示された垂直の開口部３２、３８及び４０を
充填することで或る。次に、図７に示される如く、タン
グステン層５０は引き続きマスキング処理され且つエッ
チング処理され、二酸化シリコン層３０の上面上に示さ
れる如き３個の別々の接触領域５２、５４及び５６を形
成する。
【００１６】以上、多シリコン片体２６を通過する一
方、多シリコン片体２６から完全に電気的に隔離されて
いる能動デバイス領域１２に上方の表面接触領域５２を
接続する第１の、即ち左側の垂直相互接合部５８の形成
について説明して来た。他方、図７に示された構造の右
側にある垂直の相互接合部６０、６２は先に説明した如
く多シリコン片体２８と、フィールド酸化物層２０の表
面上の導電体の能動トランジスター領域たる能動デバイ
ス領域１４と第１層たる多結晶シリコン２２の間の直接
的且つ電気的相互接合を提供する。
【００１７】本発明の技術思想と範囲から逸脱せずに前
述の好適実施態様に対して各種改変を成すことが出来
る。例えば、本明細書中に説明した電気的相互接続方法
は図７の左側に示される如く第１多シリコン片体２６、
隣接する電気的相互接合部５８の間に物理的隔離が維持
されることを必要とせずに更に多レベル導電体型集積回
路における多層及び導電体の多レベルの間に直接的な電
気的相互接合部６０、６２を作成する場合に前述の如く
先行技術の横方向オフセット空間を必要とせずに十分な
チップ領域を保存するような、各種広範囲な電気的デバ
イスの作成に有用であることを理解すべきである。又、
本発明は本明細書で示した特定の導電性材料又は誘電性
材料に限定されず、窒化ケイ素Ｓｉ3 Ｎ4 等の他の誘電
材料並びにチタンとケイ化タングステンＷＳｉ2 及び窒
化チタンＴｉＳ2 等の耐火性材料の合金といった他の導
電体も採用可能であることを理解すべきである。又、本
発明は酸化物層内に作成される垂直通路内における金属
の使用に限定されず、又、所望ならば、これらの通路に
は多シリコンも充填出来ることが理解されよう。従っ
て、これらの及び他の方法及びデバイスの設計変更は明
らかに前掲の特許請求の範囲内にあるものである。
【図面の簡単な説明】
【図１】本発明による好適実施態様による集積回路構造
を作成するのに使用される方法段階の順番を図解してあ
る簡略化した模式的横断面図である。
【図２】本発明による好適実施態様による集積回路構造
を作成するのに使用される方法段階の順番を図解してあ
る簡略化した模式的横断面図である。
【図３】本発明による好適実施態様による集積回路構造
を作成するのに使用される方法段階の順番を図解してあ
る簡略化した模式的横断面図である。
【図４】本発明による好適実施態様による集積回路構造
を作成するのに使用される方法段階の順番を図解してあ
る簡略化した模式的横断面図である。
【図５】本発明による好適実施態様による集積回路構造
を作成するのに使用される方法段階の順番を図解してあ
る簡略化した模式的横断面図である。
【図６】本発明による好適実施態様による集積回路構造
を作成するのに使用される方法段階の順番を図解してあ
る簡略化した模式的横断面図である。
【図７】本発明による好適実施態様による集積回路構造
を作成するのに使用される方法段階の順番を図解してあ
る簡略化した模式的横断面図である。
【符号の説明】
１０ 基板 １２ 能動デバイス領域 １４ 能動デバイス領域 １６ 厚い領域 １８ 厚い領域 ２０ 厚い領域 ２２ 多結晶シリコン ２４ 二酸化シリコン ２６ 多シリコン片体 ２８ 多シリコン片体 ３０ 二酸化シリコン層 ３２ 開口部 ３４ トラフレベル ３６ 環状酸化領域 ３８ 開口部 ４０ 開口部 ４２ 領域 ４４ 領域 ４６ 領域 ４８ 第１表面コーティング ５０ タングステン層 ５２ 接触領域 ５４ 接触領域 ５６ 接触領域 ５８ 相互接合部 ６０ 相互接合部 ６２ 相互接合部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 導電性材料の多レベルが半導体基板の上
    方に配設された絶縁材料内及びその上部に形成され、一
    定の回路接続要件、性能要件及び動作要件に従って選択
    的に相互接続される形式の集積回路の製造方法であっ
    て、 ａ．電気的接続を行わねばならない能動的若しくは受動
    的デバイス（１２、１４）を内部に有する半導体基板
    （１０）を提供する段階、 ｂ．前記両デバイスから電子的に隔離されねばならない
    一部の導電体（２６）の片体を内部に有し前記両デバイ
    スに電気的に接続されねばならない一部の導電体（２
    ８）の片体を内部に有する前記基板（１０）上の誘電層
    （３０）を形成する段階、 ｃ．電気的に隔離される導電性片体（２６）の上方の前
    記誘電層（３０）内に第１通路（３２）を開き、前記導
    電性片体の縁部を露光させる段階、 ｄ．前記通路（３２）により露光される前記片体の前記
    縁部（３６）を絶縁する段階、 ｅ．前記半導体基板（４２）に到達すべく前記第１通路
    をエッチング処理し続ける段階、一方、又、 ｆ．前記基板（４４）に接続されるべき前記導電性片体
    （２８）を介して第２通路（３８、４０）を開く段階、
    次に、 ｇ．前記第１及び第２通路（３２、３８）内に垂直の電
    気的相互接続部（５２、５４）を形成し、かくして前記
    半導体基板（１０）内の前記能動的デバイスと受動的デ
    バイス（１２、１４）が両者共前記誘電層内の前記導電
    性片体に電気的に接続され且つ電気的に隔離可能とさ
    れ、更に前記誘電層（３０）の表面上の導電体の表面層
    に相互接続可能とされる段階から成ることを特徴とする
    方法。
  2. 【請求項２】 前記導電性片体（２６、２８）がその上
    に二酸化シリコン・コーティングを形成することで絶縁
    されるポリシリコンである請求項１の方法。
  3. 【請求項３】 最初に、チタン若しくはチタン合金、窒
    化チタン及び耐火性金属から成るグループから選択した
    材料の層で前記通路をコーティングし、次に前記層をタ
    ングステンでコーティングすることにより、前記垂直の
    電気的相互接続部（５２、５４）が前記第１通路及び第
    ２通路（３２、３８）内に形成される請求項１又は請求
    項２の方法。
  4. 【請求項４】 前掲の請求項１、請求項２又は請求項３
    に従って作成される多レベル導電体集積回路であって、 ａ．電気的接続をしなければならない能動的又は受動的
    デバイス（１２、１４）を内部に有する半導体基板（１
    ０）、 ｂ．前記デバイスに接続されねばならない導電体（２
    ８）の一部の片体を内部に有し且つ電気的に前記デバイ
    スから隔離した状態に維持されねばならない導電体の一
    部の片体（２６）を内部に有する、前記基板（１０）上
    の誘電層（３０）、 ｃ．前記誘電層（３０）を通過し且つ電気的に隔離され
    る前記導電性片体（２６）を通過し、選択された絶縁材
    料（３６）で被覆される前記導電性片体の縁部を露光さ
    せる第１通路（３２）又は通路、 ｄ．前記誘電層（３０）を通過し且つ前記デバイスに電
    気的に接続されねばならない導電体（２８）の前記片体
    を通過する第２通路（３８）又は通路であって、前記第
    １通路及び第２通路（３２、３８）が前記誘電層（３
    ０）の表面から前記基板（１０）又は前記誘電層（３
    ０）内の要素へ延在する通路、及び、 ｅ．前記第１通路と第２通路内に配設された垂直の電気
    的相互接続部（５２、５４）であって、前記半導体基材
    （１０）内の前記能動的デバイスと受動的デバイス（１
    ２、１４）が両者共前記誘電層（３０）内の前記導電性
    片体に電気的に接続され前記導電性片体から電気的に隔
    離可能とされ、更に前記誘電層（３０）の表面上の導電
    体の表面層に相互接続可能とされるものから成る多レベ
    ル導電体集積回路。
  5. 【請求項５】 前記導電性片体（２６、２８）がポリシ
    リコン製であり、その上の二酸化シリコン・コーティン
    グ（３０）の作成により選択的に絶縁される請求項４の
    集積回路。
  6. 【請求項６】 前記垂直の電気的相互接続部（５２、５
    ４）がタングステンの垂直領域に隣接する窒化チタン・
    コーティングの組み合わせで作成され、当該相互接続部
    が両者共前記基材（１０）から前記誘電層（３０）の表
    面へ延在している請求項４又は請求項５の集積回路。
JP4301522A 1991-10-15 1992-10-15 集積回路に対する自己整合接点と垂直相互接合部の製造方法及び当該製造方法で作成されたデバイス Pending JPH05218340A (ja)

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Application Number Priority Date Filing Date Title
US07/775744 1991-10-15
US07/775,744 US5204286A (en) 1991-10-15 1991-10-15 Method of making self-aligned contacts and vertical interconnects to integrated circuits

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JPH05218340A true JPH05218340A (ja) 1993-08-27

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DE (1) DE4234698A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237525A (ja) * 1995-01-31 2002-08-23 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2005252279A (ja) * 2005-03-30 2005-09-15 Fujitsu Ltd 半導体装置とその製造方法
JP2007134699A (ja) * 1999-07-22 2007-05-31 Micron Technology Inc キャパシタ・オーバー・ビットラインメモリセルの形成方法
JP2010050474A (ja) * 2009-10-20 2010-03-04 Fujitsu Microelectronics Ltd 半導体装置とその製造方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5243220A (en) * 1990-03-23 1993-09-07 Kabushiki Kaisha Toshiba Semiconductor device having miniaturized contact electrode and wiring structure
US5332913A (en) * 1991-12-17 1994-07-26 Intel Corporation Buried interconnect structure for semiconductor devices
US5651855A (en) * 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
KR950010858B1 (ko) * 1992-10-20 1995-09-25 현대전자산업주식회사 반도체 소자의 금속콘택 형성방법
US5252517A (en) * 1992-12-10 1993-10-12 Micron Semiconductor, Inc. Method of conductor isolation from a conductive contact plug
JP2727909B2 (ja) * 1993-03-26 1998-03-18 松下電器産業株式会社 金属配線の形成方法
JP3219909B2 (ja) * 1993-07-09 2001-10-15 株式会社東芝 半導体装置の製造方法
KR970007831B1 (ko) * 1993-12-21 1997-05-17 현대전자산업 주식회사 금속선과 콘택 플러그의 동시 형성방법
JP2658899B2 (ja) * 1994-09-22 1997-09-30 日本電気株式会社 半導体装置の製造方法
US5593912A (en) * 1994-10-06 1997-01-14 International Business Machines Corporation SOI trench DRAM cell for 256 MB DRAM and beyond
US5529953A (en) * 1994-10-14 1996-06-25 Toshiba America Electronic Components, Inc. Method of forming studs and interconnects in a multi-layered semiconductor device
KR0138307B1 (ko) * 1994-12-14 1998-06-01 김광호 반도체 장치의 측면콘택 형성방법
US6140705A (en) * 1995-01-03 2000-10-31 Texas Instruments Incorporated Self-aligned contact through a conducting layer
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
US5625231A (en) * 1995-03-10 1997-04-29 Advanced Micro Devices, Inc. Low cost solution to high aspect ratio contact/via adhesion layer application for deep sub-half micrometer back-end-of line technology
US5897374A (en) * 1995-05-22 1999-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical via/contact with undercut dielectric
US5686761A (en) * 1995-06-06 1997-11-11 Advanced Micro Devices, Inc. Production worthy interconnect process for deep sub-half micrometer back-end-of-line technology
US5631179A (en) * 1995-08-03 1997-05-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing metallic source line, self-aligned contact for flash memory devices
US5589413A (en) * 1995-11-27 1996-12-31 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned bit-line during EPROM fabrication
US5733816A (en) * 1995-12-13 1998-03-31 Micron Technology, Inc. Method for depositing a tungsten layer on silicon
JPH09172074A (ja) * 1995-12-19 1997-06-30 Toshiba Corp 半導体装置およびその製造方法
JPH09191084A (ja) * 1996-01-10 1997-07-22 Nec Corp 半導体装置及びその製造方法
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
US5897342A (en) * 1996-01-29 1999-04-27 United Microelectronics Corp. Multilayer interconnection technique
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
EP0912996B1 (en) * 1996-07-18 2002-01-02 Advanced Micro Devices, Inc. Integrated circuit which uses an etch stop for producing staggered interconnect lines
US5854515A (en) * 1996-07-23 1998-12-29 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area
US6037246A (en) * 1996-09-17 2000-03-14 Motorola Inc. Method of making a contact structure
US5847462A (en) * 1996-11-14 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit having conductors of enhanced cross-sectional area with etch stop barrier layer
US5985746A (en) * 1996-11-21 1999-11-16 Lsi Logic Corporation Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product
JPH10163315A (ja) * 1996-11-28 1998-06-19 Nec Ic Microcomput Syst Ltd 半導体回路装置
JP3600393B2 (ja) * 1997-02-10 2004-12-15 株式会社東芝 半導体装置及びその製造方法
KR100255591B1 (ko) 1997-03-06 2000-05-01 구본준 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법
US6054340A (en) 1997-06-06 2000-04-25 Motorola, Inc. Method for forming a cavity capable of accessing deep fuse structures and device containing the same
JP3807836B2 (ja) 1997-11-28 2006-08-09 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US6274486B1 (en) * 1998-09-02 2001-08-14 Micron Technology, Inc. Metal contact and process
US6223432B1 (en) 1999-03-17 2001-05-01 Micron Technology, Inc. Method of forming dual conductive plugs
US6200904B1 (en) * 1999-06-01 2001-03-13 United Microelectronics Corp. Method of forming a contact hole of a DRAM
US7294567B2 (en) * 2002-03-11 2007-11-13 Micron Technology, Inc. Semiconductor contact device and method
KR100688761B1 (ko) * 2002-12-30 2007-02-28 동부일렉트로닉스 주식회사 반도체의 금속배선 형성방법
DE10309869A1 (de) * 2003-03-06 2004-09-23 Infineon Technologies Ag Verfahren zur Herstellung mindestens eines Halbleiterchips und Halbleiterchip
DE10326804A1 (de) * 2003-06-13 2004-11-18 Infineon Technologies Ag Verfahren zur Herstellung mindestens eines Halbleiterchips und Halbleiterchip
JP4528504B2 (ja) * 2003-08-22 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
PT1514878E (pt) 2003-09-05 2012-05-21 Shinetsu Chemical Co Agente preventivo de incrustação de polímero
WO2005077816A1 (en) * 2004-02-09 2005-08-25 Analog Devices, Inc. Method of forming a device by removing a conductive layer of a wafer
DE102004024659B4 (de) * 2004-05-18 2014-10-02 Infineon Technologies Ag Halbleiterbauteil
US7928577B2 (en) * 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
US9312260B2 (en) * 2010-05-26 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
US10079156B2 (en) * 2014-11-07 2018-09-18 Advanced Semiconductor Engineering, Inc. Semiconductor package including dielectric layers defining via holes extending to component pads
US9972565B1 (en) * 2016-06-07 2018-05-15 National Technology & Engineering Solutions Of Sandia, Llc Lateral vias for connections to buried microconductors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070743A (ja) * 1983-09-27 1985-04-22 Fujitsu Ltd 半導体装置の製造方法
JPH02170561A (ja) * 1988-12-23 1990-07-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4840923A (en) * 1986-04-30 1989-06-20 International Business Machine Corporation Simultaneous multiple level interconnection process
JPS63127551A (ja) * 1986-11-17 1988-05-31 Toshiba Corp 半導体装置の製造方法
US4900695A (en) * 1986-12-17 1990-02-13 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JPH01248536A (ja) * 1988-03-30 1989-10-04 Toshiba Corp 半導体装置の製造方法
JPH02285658A (ja) * 1989-04-26 1990-11-22 Nec Corp 半導体装置の製造方法
US5010039A (en) * 1989-05-15 1991-04-23 Ku San Mei Method of forming contacts to a semiconductor device
JP2567952B2 (ja) * 1989-09-05 1996-12-25 株式会社日立製作所 Ｌｓｉ補修配線方法
US5049525A (en) * 1990-06-29 1991-09-17 Texas Instruments Incorporated Iterative self-aligned contact metallization process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6070743A (ja) * 1983-09-27 1985-04-22 Fujitsu Ltd 半導体装置の製造方法
JPH02170561A (ja) * 1988-12-23 1990-07-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237525A (ja) * 1995-01-31 2002-08-23 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2007134699A (ja) * 1999-07-22 2007-05-31 Micron Technology Inc キャパシタ・オーバー・ビットラインメモリセルの形成方法
JP2005252279A (ja) * 2005-03-30 2005-09-15 Fujitsu Ltd 半導体装置とその製造方法
JP2010050474A (ja) * 2009-10-20 2010-03-04 Fujitsu Microelectronics Ltd 半導体装置とその製造方法

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Publication number Publication date
US5204286A (en) 1993-04-20
DE4234698A1 (de) 1993-05-06

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