JPH05218453A - 静電誘導型半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 製造工程を増加，複雑化することなく、ゲー
ト−ソース間の逆方向サージ電圧を強くし、ドレイン−
ソース間の逆方向破壊耐量の向上を図る。 【構成】 Ｎ^- 型エピタキシャル層３３の上層のソース
ボンディングパッド領域３９ａ下に、、Ｐ型ゲート領域
３７とは分離し、ソース電極３９と導通して、周辺分離
Ｐ型半導体領域４７をＰ型ゲート領域３７と同不純物濃
度及び同深度で形成する。周辺分離Ｐ型半導体領域４７
は、Ｎ^- 型エピタキシャル層３３とで形成されるドレイ
ン−ソース間の逆方向ダイオードのアノード領域とな
る。周辺分離Ｐ型半導体領域４７と分離領域のＮ^- 型エ
ピタキシャル層３３と近傍Ｐ型ゲート領域３７ｃから形
成される接合を、Ｐ^- 型チャネル領域３５とＮ⁺ 型ソー
ス領域３６間のＰＮ接合の耐圧より低い電圧でパンチス
ルーするパンチスルーダイオードとして形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高耐圧、高電流増幅率
を要求される静電誘導型半導体装置に係り、特には、ド
レイン−ソース間に逆方向ダイオードが、またゲート−
ソース間にパンチスルーダイオードが各々付加された構
造を有する静電誘導型半導体装置に関する。

【０００２】

【従来の技術】一般に、静電誘導トランジスタ（Static
Induction Transistor 、以下ＳＩＴという）は、高電
流増幅率を特長とするものであるが、他の半導体領域に
較べてそのソース領域は特に微細な構造が採られてい
る。

【０００３】図３は、従来のノーマリオフ型のＳＩＴを
構成する半導体チップの要部の内部構造を示す断面図で
ある。同図に示すように、上記従来のＳＩＴを構成する
半導体チップ１１は、Ｎ⁺ 型シリコン基板１２と、該Ｎ
⁺ 型シリコン基板１２の上方にエピタキシャル成長を施
して形成されるＮ^- 型エピタキシャル層１３を母体とし
て形成されている。

【０００４】そして，半導体チップ１１の上方部には、
絶縁膜としてＮ^- 型エピタキシャル層１３の表面を酸化
して成る所定の膜厚のシリコン酸化膜（Ｓ_i Ｏ₂ ）１４
が選択的に形成されている。該シリコン酸化膜１４の形
成と除去を繰り返しながら、上方から例えばイオン打ち
込み等を選択的に施すことによって該Ｎ^- 型エピタキシ
ャル層１３の上層に、Ｐ型不純物を低濃度に含有して成
るＰ^- 型チャネル領域１５が所定の間隔を置いて複数個
配設され、該複数のＰ^- 型チャネル領域１５の各々の上
層部には、同じくイオン打ち込み等によりＮ型不純物を
高濃度に含有して成るＮ⁺ 型ソース領域１６が形成され
ている。

【０００５】また、Ｎ⁺ 型ソース領域１６が形成された
各Ｐ^- 型チャネル領域１５を取り囲むように、Ｐ型不純
物を中濃度に含有して成るＰ型ゲート領域１７が、同じ
くイオン打ち込み等により該Ｐ^- 型チャネル領域１５を
取り囲むように連続的に配設されている。上記各Ｎ⁺ 型
ソース領域１６を挟んで隣接されているＰ型ゲート領域
１７間の各Ｐ^- 型チャネル領域１５に、主電流路が形成
される。

【０００６】ここで、各Ｐ^- 型チャネル領域１５及び各
Ｎ⁺ 型ソース領域１６の周囲の位置にあるＰ型ゲート領
域１７（以下、周辺Ｐ型ゲート領域という）のうちの、
一方の周辺Ｐ型ゲート領域１７ａ上の一部のシリコン酸
化膜１４はエッチング等により除去され、該周辺Ｐ型ゲ
ート領域１７ａの露出した表面及びその周辺のシリコン
酸化膜１４上には、真空蒸着等の手法により例えばアル
ミニウムを用いてゲート電極１８が設置され、該周辺Ｐ
型ゲート領域１７ａとゲート電極１８とは導通されてい
る。

【０００７】さらに、半導体チップ１１上方の上記一方
の周辺Ｐ型ゲート領域１７ａ上の一部から他方の周辺Ｐ
型ゲート領域１７ｂ上にわたって、各Ｎ⁺ 型ソース領域
１６上部を除いて形成されているシリコン酸化膜１４上
には、同じく真空蒸着等の手法により例えばアルミニウ
ムを用いてソース電極１９が設置されている。従って、
周辺Ｐ型ゲート領域１７ｂとソース電極１９とは、絶縁
されている。

【０００８】そして、装置の特性の安定化を図る等のた
め、上記両電極が設置された半導体チップ１１の上部に
はゲートボンディングパッド領域１８ａ及びソースボン
ディングパッド領域１９ａを残し、両電極の一部及びシ
リコン酸化膜１４を被覆してパッシベーション膜２０が
一様に設置されている。該パッシベーション膜２０で、
ゲート電極１８とソース電極１９との絶縁も行われてい
る。

【０００９】また、Ｎ⁺ 型半導体基板１２はＮ⁺ 型ドレ
イン領域となっており、該Ｎ⁺ 型ドレイン領域の全面に
接触して適宜の電極材を用いてドレイン電極２１が設置
されている。

【００１０】上記構成のＳＩＴは、ノーマリオフ型のＳ
ＩＴであり、ゲート電極１８とソース電極１９間に所定
の電圧値以上の順方向バイアス電圧が加えられないとき
は、上記Ｐ^- 型チャネル領域１５は全て空乏化されてお
り、ソース−ドレイン間には電流が流れないようになっ
ている。

【００１１】

【発明が解決しようとする課題】ところで、一般に、上
記構成のＳＩＴにおいては、半導体領域のうちのＮ⁺ 型
ソース領域１６は他の半導体領域に較べて微細な構造が
採られており、ゲート−ソース間の逆方向の入力容量が
小さく、ゲート−ソース間の接合は静電気その他による
逆方向サージ電圧に弱く、またチャネル領域のＰ型不純
物濃度が薄いためにドレイン−ソース間の逆方向耐圧が
低かった。このため、実使用に供される際には、逆方向
ダイオードの付加が必要とされることが多かった。

【００１２】本発明は、こうした実情に鑑みてなされた
ものであって、その目的は、従来から用いられていた製
造工程を増加，複雑化することなく製造可能であって、
ゲートソース間が逆方向サージ電圧に強くなり、静電気
耐量も上がり、またドレイン−ソース間の逆方向破壊耐
量の向上が図れる構造の静電誘導型半導体装置を提供す
ることにある。

【００１３】

【課題を解決するための手段】本発明は、第１導電型の
半導体層の一主面近傍に所定の間隔で配設された複数の
第１導電型のソース領域と、前記第１導電型の半導体層
の一主面近傍に前記各第１導電型のソース領域を取り囲
んで配設された第２導電型のゲート領域とを有し、前記
各第１導電型のソース領域を挟んで隣接する第２導電型
のゲート領域間を該第２導電型のゲート領域より薄い不
純物濃度の第２導電型のチャネル領域とする静電誘導型
半導体装置において、ソース電極のボンディングパッド
領域下の前記第２導電型のゲート領域から一部を分離し
て前記ソース電極と導通された第２導電型の半導体領域
を設け、前記第２導電型のゲート領域及び前記第２導電
型の半導体領域の分離部分にある前記第１導電型の半導
体層と前記第２導電型のゲート領域間の耐圧、及び該分
離部分にある前記第１導電型の半導体層と前記第２導電
型の半導体領域間の耐圧を、前記第２導電型のチャネル
領域と前記第１導電型のソース領域間の耐圧より低く設
定することを特徴とするものである。

【００１４】

【作用】本発明においては、第２導電型の半導体領域
は、第２導電型のゲート領域とは分離されまたソース電
極とは導通されて形成されて、さらに第２導電型の半導
体領域と第１導電型の半導体層から成る逆方向ダイオー
ドのアノード領域として形成される。故に、ドレインに
対しソースの電位が高くなると電流はこの逆方向ダイオ
ードを流れるから、素子の破壊は免れる。

【００１５】また、第２導電型のゲート領域及び第２導
電型の半導体領域の分離部分にある第１導電型の半導体
層と第２導電型のゲート領域間の耐圧、及び該分離部分
にある前記第１導電型の半導体層と第２導電型の半導体
領域間の耐圧が、第２導電型のチャネル領域と第１導電
型のソース領域間の耐圧より低く設定されるから、微細
な構造である第１導電型のソース領域より広い範囲の分
離領域の第１導電型の半導体層でパンチスルーさせるこ
とになり、ゲート−ソース間の逆方向サージ電圧に強く
なり静電気耐量も向上し、素子破壊から免れる。

【００１６】さらに、第２導電型の半導体領域は、第２
導電型のゲート領域と同不純物濃度及び同深度であるか
ら、製造工程の増加，複雑化にはつながらない。

【００１７】

【実施例】以下、本発明の一実施例について、図面を参
照して説明する。図１は、本発明のノーマリオフ型のＳ
ＩＴを構成する半導体チップの要部の内部構造を示す断
面図である。

【００１８】図１に示すように、本実施例のＳＩＴを構
成する半導体チップ３１は、図３に示す従来のＳＩＴと
同様に、Ｎ⁺ 型シリコン基板３２と、該Ｎ⁺ 型シリコン
基板３２の上方にエピタキシャル成長を施して形成され
るＮ^- 型エピタキシャル層３３を母体として形成されて
いる。シリコン単結晶からなる半導体基板を母体として
形成しても良い。

【００１９】そして、半導体チップ３１の表面領域に
は、絶縁膜としてＮ^- 型エピタキシャル層３３の表面を
酸化して成る所定の膜厚のシリコン酸化膜（Ｓ_i Ｏ₂ ）
３４が選択的にて形成されている。該シリコン酸化膜３
４の形成と除去を繰り返しながら、上方から例えばイオ
ン打ち込み等を選択的に施すことによって、以下に示す
ような各種半導体領域がＮ^- 型エピタキシャル層３３の
上層に形成されている。

【００２０】即ち、Ｎ^- 型エピタキシャル層３３の上層
には、Ｐ型不純物を低濃度に含有して成るＰ^- 型チャネ
ル領域３５が所定の間隔を置いて複数個配設され、該複
数のＰ^- 型チャネル領域３５の各々の上層部には、Ｎ型
不純物を高濃度に含有して成るストライプ状またはブロ
ック状のＮ⁺ 型ソース領域３６が形成されている。

【００２１】また、Ｎ⁺ 型ソース領域３６が各々形成さ
れた各Ｐ^- 型チャネル領域３５を取り囲むように、Ｐ型
不純物を中濃度に含有して成るＰ型ゲート領域３７が、
該Ｐ ^- 型チャネル領域３５を取り囲むように連続的に配
設され、さらに該連続的に配設されたＰ型ゲート領域３
７とは分離してＰ型半導体領域４７（以下、周辺分離Ｐ
型半導体領域という）が該Ｐ型ゲート領域３７と同不純
物濃度及び同深度で配設されている。これは、上記のよ
うに連続的に配設されるＰ型ゲート領域３７のうちの該
周辺分離Ｐ型半導体領域４７に最も近い領域（以下、近
傍Ｐ型ゲート領域３７ｃという）から所定の距離Ｌ隔て
て配設されている。ここで、各Ｎ⁺ 型ソース領域３６を
挟んで隣接されているＰ型ゲート領域３７間の各Ｐ^- 型
チャネル領域３５に、主電流路が形成される。

【００２２】そして、各Ｐ^- 型チャネル領域３５及び各
Ｎ⁺ 型ソース領域３６を取り囲む位置の上記近傍Ｐ型ゲ
ート領域３７ｃに対し他方の周辺のＰ型ゲート領域３７
ａ（以下、周辺Ｐ型ゲート領域という）上の一部のシリ
コン酸化膜３４はエッチング等により除去され、該周辺
Ｐ型ゲート領域３７ａの露出した表面及びその周辺のシ
リコン酸化膜３４上には、真空蒸着等の手法により例え
ばアルミニウムを用いてゲート電極３８が設置され、該
周辺Ｐ型ゲート領域３７ａとゲート電極３８とは導通さ
れている。

【００２３】さらに、半導体チップ３１上方の周辺Ｐ型
ゲート領域３７ａ上の一部から周辺分離Ｐ型半導体領域
４７上の一部にわたって、各Ｎ⁺ 型ソース領域３６上部
を除いて形成されているシリコン酸化膜３４上には、同
じく真空蒸着等の手法により例えばアルミニウムを用い
てソース電極３９が設置されている。ここで周辺分離Ｐ
型半導体領域４７上のシリコン酸化膜３４は、一部を残
してエッチング等により除去され、該周辺分離Ｐ型半導
体領域４７とソース電極３９とは導通されている。

【００２４】そして、装置の特性の安定化を図る等のた
め、上記両電極が設置された半導体チップ３１の上部に
は、ゲートボンディングパッド領域３８ａ及びソースボ
ンディングパッド領域３９ａを残し、両電極の一部及び
シリコン酸化膜３４を被覆してパッシベーション膜４０
が一様に設置されている。該パッシベーション膜４０
で、ゲート電極３８とソース電極３９との絶縁も行われ
ている。

【００２５】また、Ｎ⁺ 型半導体基板３２はＮ⁺ 型ドレ
イン領域となっており、該Ｎ⁺ 型ドレイン領域の全面に
接触して適宜の電極材を用いてドレイン電極４１が設置
されている。これにより、ＳＩＴとしての機能を具備す
る半導体チップ３１が得られることになる。

【００２６】上記において、周辺分離Ｐ型半導体領域４
７と近傍Ｐ型ゲート領域３７ｃ間の距離Ｌは、Ｎ^- 型エ
ピタキシャル層３３のＮ型不純物の濃度にも依存する
が、例えば数μｍ乃至１０数μｍに形成され、ゲート−
ソース間のＰＮ接合耐圧より低い電圧でパンチスルーす
るような距離に設定されている。

【００２７】本実施例は上記のように構成されており、
従来例におけるソースボンディングパッド１９ａ下のＰ
型ゲート領域１７ｂ（図３参照）は、本実施例において
は同様にソースボンディングパッド３９ａ下の近傍Ｐ型
ゲート領域３７ｃと周辺分離Ｐ型半導体領域４７とに分
離して形成されている。そして該周辺分離Ｐ型半導体領
域４７はソース電極３９と導通されるとともに、該Ｐ型
半導体領域４７とＮ^-型エピタキシャル層３３とで形成
されるＰＮ（ＰＮ^- ）接合から成るダイオードのアノー
ド領域として形成され、図２の等価回路に示すように、
ドレイン−ソース間に逆方向ダイオード５１が付加され
ていることになる。

【００２８】また、近傍Ｐ型ゲート領域３７ｃとＮ^- 型
エピタキシャル層３３と周辺分離Ｐ型半導体領域４７と
で形成されるＰＮＰ（ＰＮ^- Ｐ）接合は、Ｐ^- 型チャネ
ル領域３５とＮ⁺ 型ソース領域３６とで形成されるゲー
ト−ソース間のＰＮ接合の耐圧より低い電圧でパンチス
ルーするように形成され、図２の等価回路に示すように
パンチスルーダイオード５２が付加されていることにな
る。

【００２９】従って、上記構成のＳＩＴが逆バイアスさ
れ、ドレインに対しソースの電位が高くなった場合、ド
レイン−ソース間を流れる電流は該逆方向ダイオード５
１を流れ、微細な構造に形成されているＮ⁺ 型ソース領
域３６には流れ込まない。よって、素子の破壊から免れ
る。

【００３０】また、ソースボンディングパット下に形成
されるパンチスルーダイオード５２の一構成部分であ
る、Ｎ^- 型エピタキシャル層３３の近傍Ｐ型ゲート領域
３７ｃと周辺分離Ｐ型半導体領域４７との分離領域によ
り、本実施例のＳＩＴにおいては、ゲート−ソース間を
広い範囲でパンチスルーさせることになり、サージ電圧
に強い構造となり、静電気耐量も向上され、素子破壊か
ら免れることになる。

【００３１】さらに、上記本実施例のＳＩＴは、従来の
ＳＩＴに較べて、コンタクト用マスク、Ｐ型ゲート領域
用マスクの変更のみで製造可能であり、従来と同一工程
数で製造可能であるから製造工程の増加，複雑化にはつ
ながらない。

【００３２】尚、上記実施例は、表面ゲート型のＳＩＴ
への適用例であるが、埋め込みゲート型のＳＩＴにも適
用可能であり、その上、これらの両型のＳＩＴとは導電
型を逆にしたＳＩＴにも適用可能である。

【００３３】また、Ｓ_i デバイスに限らず、Ｇ_e または
Ｇ_a Ａ_s 等の化合物半導体であっても良い。さらに、上
記ＳＩＴと基本的に同様な構造、即ち、上記実施例と同
様に、ドレイン−ソース間に逆方向ダイオードが付加さ
れ、ゲート−ソース間にパンチスルーダイオードが付加
された構造のバイポーラ型トランジスタに対しても適用
可能である。

【００３４】

【発明の効果】以上のように、本発明によれば、ドレイ
ン−ソース間に逆方向ダイオードが付加されることにな
って逆バイアス電圧印加による素子の破壊がなくなり、
ゲート−ソース間にパンチスルーダイオードが付加され
ることになってゲート−ソース間の逆方向サージ電圧に
強くなり静電気耐量も向上する。

【００３５】さらに、従来に較べて、マスクの変更のみ
で製造可能であり、同一工程数で製造可能であるから、
製造工程の増加，複雑化にはつながらない。

【図面の簡単な説明】

【図１】本発明の一実施例のＳＩＴを構成する半導体チ
ップの要部の内部構造を示す断面図である。

【図２】図１のＳＩＴのドレイン−ソース間及びゲート
−ソース間の等価回路の例示である。

【図３】従来のＳＩＴを構成する半導体チップの要部の
内部構造を示す断面図である。

【符号の説明】 ３１ 半導体チップ ３２ Ｎ⁺ 型シリコン基板 ３３ Ｎ^- 型エピタキシャル層 ３５ Ｐ^- 型チャネル領域 ３６ Ｎ⁺ 型ソース領域 ３７ Ｐ型ゲート領域 ３８ ゲート電極 ３８ａ ゲートボンディングパッド領域 ３９ ソース電極 ３９ａ ソースボンディングパッド領域 ４１ ドレイン電極 ４７ 周辺分離Ｐ型半導体領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層の一主面近傍に所
   定の間隔で配設された複数の第１導電型のソース領域
   と、 前記第１導電型の半導体層の一主面近傍に前記各第１導
   電型のソース領域を取り囲んで配設された第２導電型の
   ゲート領域とを有し、 前記各第１導電型のソース領域を挟んで隣接する第２導
   電型のゲート領域間を該第２導電型のゲート領域より薄
   い不純物濃度の第２導電型のチャネル領域とする静電誘
   導型半導体装置において、 ソース電極のボンディングパッド領域下の前記第２導電
   型のゲート領域から一部を分離して前記ソース電極と導
   通された第２導電型の半導体領域を設け、 前記第２導電型のゲート領域及び前記第２導電型の半導
   体領域の分離部分にある前記第１導電型の半導体層と前
   記第２導電型のゲート領域間の耐圧、及び該分離部分に
   ある前記第１導電型の半導体層と前記第２導電型の半導
   体領域間の耐圧を、前記第２導電型のチャネル領域と前
   記第１導電型のソース領域間の耐圧より低く設定するこ
   とを特徴とする静電誘導型半導体装置。