JPH0464205B2 - - Google Patents
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- JPH0464205B2 JPH0464205B2 JP61227283A JP22728386A JPH0464205B2 JP H0464205 B2 JPH0464205 B2 JP H0464205B2 JP 61227283 A JP61227283 A JP 61227283A JP 22728386 A JP22728386 A JP 22728386A JP H0464205 B2 JPH0464205 B2 JP H0464205B2
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- JP
- Japan
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- transistor
- transistors
- input signal
- comparator
- input
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- 230000005540 biological transmission Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2409—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors
- H03K5/2418—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using bipolar transistors with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
- H03G3/3026—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers the gain being discontinuously variable, e.g. controlled by switching
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はコンパレータに関し、特にバイポー
ラトランジスタとMOSトランジスタが混在した
集積回路から構成されるコンパレータに関する。
ラトランジスタとMOSトランジスタが混在した
集積回路から構成されるコンパレータに関する。
（従来の技術）
例えば、従来のコンパレータは第５図に示すよ
うな構成のもので、ダーリントン接続された
PNPトランジスタＱ０１，Ｑ０３と、同じくダ
ーリントン接続されたPNPトランジスタＱ０２，
Ｑ０４とによつて差動トランジスタ対が形成され
るようになつている。トランジスタＱ０１および
Ｑ０２のエミツタ電極には、電流I1を供給する定
電流源Ａが接続されており、またトランジスタＱ
０３のコレクタ電極には定電流源Ｂ、トランジス
タＱ０４のコレクタ電極には定電流源Ｃがそれぞ
れ接続されている。これらの定電流源ＢおよびＣ
からは、同一の電流値I2が供給され、コンパレー
タのオフセツトを小さく押えられるようになつて
いる。
うな構成のもので、ダーリントン接続された
PNPトランジスタＱ０１，Ｑ０３と、同じくダ
ーリントン接続されたPNPトランジスタＱ０２，
Ｑ０４とによつて差動トランジスタ対が形成され
るようになつている。トランジスタＱ０１および
Ｑ０２のエミツタ電極には、電流I1を供給する定
電流源Ａが接続されており、またトランジスタＱ
０３のコレクタ電極には定電流源Ｂ、トランジス
タＱ０４のコレクタ電極には定電流源Ｃがそれぞ
れ接続されている。これらの定電流源ＢおよびＣ
からは、同一の電流値I2が供給され、コンパレー
タのオフセツトを小さく押えられるようになつて
いる。
トランジスタＱ０４のベース電極には第１の入
力信号V1が供給され、トランジスタＱ０３のベ
ース電極には第２の入力信号V2が供給される。
トランジスタＱ０１およびＱ０２のコレクタ電極
には、カレントミラー回路を構成するNPNトラ
ンジスタＱ０５およびNPNトランジスタＱ０６
のコレクタ電極がそれぞれ接続されており、上記
トランジスタＱ０５のコレクタ電極にはNPNト
ランジスタＱ０７のベース電極が接続されてい
る。このトランジスタＱ０７のコレクタ電極は負
荷抵抗RLを介して電源Vccに接続されており、ま
たそのエミツタ電極は接地されるようになつてい
る。
力信号V1が供給され、トランジスタＱ０３のベ
ース電極には第２の入力信号V2が供給される。
トランジスタＱ０１およびＱ０２のコレクタ電極
には、カレントミラー回路を構成するNPNトラ
ンジスタＱ０５およびNPNトランジスタＱ０６
のコレクタ電極がそれぞれ接続されており、上記
トランジスタＱ０５のコレクタ電極にはNPNト
ランジスタＱ０７のベース電極が接続されてい
る。このトランジスタＱ０７のコレクタ電極は負
荷抵抗RLを介して電源Vccに接続されており、ま
たそのエミツタ電極は接地されるようになつてい
る。
このコンパレータにあつては、第１の入力信号
V1と第２の入力信号V2とを比較するものであつ
て、入力信号V1が入力信号V2より大きい場合に
は、トランジスタＱ０４よりもトランジスタＱ０
３のほうがよりオン状態となるため、トランジス
タＱ０１がオン状態となり、トランジスタＱ０２
はオフ状態となる。
V1と第２の入力信号V2とを比較するものであつ
て、入力信号V1が入力信号V2より大きい場合に
は、トランジスタＱ０４よりもトランジスタＱ０
３のほうがよりオン状態となるため、トランジス
タＱ０１がオン状態となり、トランジスタＱ０２
はオフ状態となる。
このため、トランジスタＱ０６には電流が流れ
ないので、トランジスタＱ０５およびＱ０６から
成るカレントミラーはオフ状態となり、トランジ
スタＱ０１に流れる電流はトランジスタＱ０７の
ベース電流となる。この結果、トランジスタＱ０
７はオン状態となるので、負荷抵抗RLの値を適
当な値に設定しておけば、出力信号Voutの電圧
値はほぼグランドレベルすなわち“Ｌ”レベルと
なる。
ないので、トランジスタＱ０５およびＱ０６から
成るカレントミラーはオフ状態となり、トランジ
スタＱ０１に流れる電流はトランジスタＱ０７の
ベース電流となる。この結果、トランジスタＱ０
７はオン状態となるので、負荷抵抗RLの値を適
当な値に設定しておけば、出力信号Voutの電圧
値はほぼグランドレベルすなわち“Ｌ”レベルと
なる。
入力信号V1が入力信号V2の値よりも小さい場
合には、トランジスタＱ０３よりもトランジスタ
Ｑ０４のほうがよりオン状態となるため、トラン
ジスタＱ０２はオン、トランジスタＱ０１はオフ
状態となる。このため、トランジスタＱ０６に電
流が流れるようになり、トランジスタＱ０５はト
ランジスタＱ０６に流れる電流と同じ量の電流を
流そうとする。この結果、トランジスタＱ０５は
トランジスタＱ０７のベース電流を引抜き、トラ
ンジスタＱ０７はオフ状態となる。したがつて、
出力電圧Voutは負荷抵抗RLによつてプルアツプ
され、電源Vccとほぼ同一の値すなわち“Ｈ”レ
ベルとなる。
合には、トランジスタＱ０３よりもトランジスタ
Ｑ０４のほうがよりオン状態となるため、トラン
ジスタＱ０２はオン、トランジスタＱ０１はオフ
状態となる。このため、トランジスタＱ０６に電
流が流れるようになり、トランジスタＱ０５はト
ランジスタＱ０６に流れる電流と同じ量の電流を
流そうとする。この結果、トランジスタＱ０５は
トランジスタＱ０７のベース電流を引抜き、トラ
ンジスタＱ０７はオフ状態となる。したがつて、
出力電圧Voutは負荷抵抗RLによつてプルアツプ
され、電源Vccとほぼ同一の値すなわち“Ｈ”レ
ベルとなる。
入力信号V1またはV2が０［Ｖ］である場合に
も、入力信号V1、V2の入力段がダーリントン接
続で形成されているため、コンパレータの能動負
荷となつているトランジスタＱ０５，Ｑ０６は正
常に動作することができる。このコンパレータを
正常に動作させることができる入力信号の電圧範
囲の下限は−Vf［Ｖ］となる。ここで、Vf［Ｖ］
はトランジスタＱ０１乃至Ｑ０４の導通時のベー
ス・エミツタ間の電圧である。
も、入力信号V1、V2の入力段がダーリントン接
続で形成されているため、コンパレータの能動負
荷となつているトランジスタＱ０５，Ｑ０６は正
常に動作することができる。このコンパレータを
正常に動作させることができる入力信号の電圧範
囲の下限は−Vf［Ｖ］となる。ここで、Vf［Ｖ］
はトランジスタＱ０１乃至Ｑ０４の導通時のベー
ス・エミツタ間の電圧である。
定電流源Ａが動作するために必要なこの定電流
源Ａの両端間の最小電圧をVminとすると、入力
信号V1、V2が共に「Vcc−Vmin−2Vf」より大
きい場合、定電流源Ａの両端間の電圧はVminよ
り小さくなるので、定電流源Ａは正常に動作しな
くなる。したがつて、コンパレータも正常に動作
することができない。すなわち、このコンパレー
タが正常に動作できる入力信号の上限V0は、 V0＝Vcc−Vmin−2Vf となる。
源Ａの両端間の最小電圧をVminとすると、入力
信号V1、V2が共に「Vcc−Vmin−2Vf」より大
きい場合、定電流源Ａの両端間の電圧はVminよ
り小さくなるので、定電流源Ａは正常に動作しな
くなる。したがつて、コンパレータも正常に動作
することができない。すなわち、このコンパレー
タが正常に動作できる入力信号の上限V0は、 V0＝Vcc−Vmin−2Vf となる。
また、一方の入力が「Vcc−Vmin−2Vf」よ
り小さい場合、他方の入力の上限はVccとなる。
このように、コンパレータの入力段をダーリント
ン接続で構成することによつて、入力信号の下限
は−Vfまで可能となるが、その上限は「Vcc−
Vmin−2Vf」で制限されてしまうことになる。
り小さい場合、他方の入力の上限はVccとなる。
このように、コンパレータの入力段をダーリント
ン接続で構成することによつて、入力信号の下限
は−Vfまで可能となるが、その上限は「Vcc−
Vmin−2Vf」で制限されてしまうことになる。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもの
で、従来のコンパレータでは入力信号の電圧範囲
の下限を広げると電圧範囲の上限が低くなつてし
まう点を改善し、正常に動作可能な入力信号の範
囲を充分に広くとることができるコンパレータを
提供しようとするものである。
で、従来のコンパレータでは入力信号の電圧範囲
の下限を広げると電圧範囲の上限が低くなつてし
まう点を改善し、正常に動作可能な入力信号の範
囲を充分に広くとることができるコンパレータを
提供しようとするものである。
［発明の構成］
（問題点を解決するための手段）
すなわち、この発明に係るコンパレータにあつ
ては、ダーリントン接続されたトランジスタの初
段トランジスタのベース・エミツタ間にスイツチ
ング手段を備えると共に、このスイツチング手段
の導通状態を入力信号のレベルに基づいて制御す
るスイツチング制御手段を備えるようにしたもの
である。
ては、ダーリントン接続されたトランジスタの初
段トランジスタのベース・エミツタ間にスイツチ
ング手段を備えると共に、このスイツチング手段
の導通状態を入力信号のレベルに基づいて制御す
るスイツチング制御手段を備えるようにしたもの
である。
（作用）
上記のような手段を備えたコンパレータにあつ
ては、入力信号のレベルに応じてコンパレータが
ダーリントン接続されたトランジスタから成る差
動トランジスタ対、あるいはシングルの差動トラ
ンジスタ対として動作するようになり、コンパレ
ータが正常に動作することが可能な入力信号レベ
ル範囲を広くできるようになるものである。
ては、入力信号のレベルに応じてコンパレータが
ダーリントン接続されたトランジスタから成る差
動トランジスタ対、あるいはシングルの差動トラ
ンジスタ対として動作するようになり、コンパレ
ータが正常に動作することが可能な入力信号レベ
ル範囲を広くできるようになるものである。
（実施例）
以下図面を参照してこの発明の実施例を説明す
る。第１図は、この発明に係るコンパレータの回
路構成を示すもので、このコンパレータの差動ト
ランジスタ対は、ダーリントン接続されたPNP
トランジスタＱ１，Ｑ３と、同じくダーリントン
接続されたPNPトランジスタＱ２，Ｑ４とによ
つて構成されるようになつている。トランジスタ
Ｑ１およびＱ２の共通のエミツタ電極と電源Vcc
との間には定電流源Ａが設けられており、この定
電流源Ａによつて差動トランジスタ対に定電流I1
が供給される。
る。第１図は、この発明に係るコンパレータの回
路構成を示すもので、このコンパレータの差動ト
ランジスタ対は、ダーリントン接続されたPNP
トランジスタＱ１，Ｑ３と、同じくダーリントン
接続されたPNPトランジスタＱ２，Ｑ４とによ
つて構成されるようになつている。トランジスタ
Ｑ１およびＱ２の共通のエミツタ電極と電源Vcc
との間には定電流源Ａが設けられており、この定
電流源Ａによつて差動トランジスタ対に定電流I1
が供給される。
上記トランジスタＱ１およびＱ２のコレクタ電
極は、NPNトランジスタＱ５およびＱ６から成
るカレントミラー回路を介してそれぞれ接地され
ている。
極は、NPNトランジスタＱ５およびＱ６から成
るカレントミラー回路を介してそれぞれ接地され
ている。
トランジスタＱ３およびＱ４のベース電極に
は、第２の入力信号V2および第１の入力信号V1
がそれぞれ供給され、またこれらのトランジスタ
Ｑ３，Ｑ４のコレクタ電極は接地されている。
は、第２の入力信号V2および第１の入力信号V1
がそれぞれ供給され、またこれらのトランジスタ
Ｑ３，Ｑ４のコレクタ電極は接地されている。
上記トランジスタＱ１およびＱ２のベース電極
には、マルチコレクタ型のPNPトランジスタＱ
１０のコレクタ電極がそれぞれ接地されている。
このトランジスタＱ１０のベース電極は、トラン
ジスタＱ１１のベース電極に接続されており、こ
れらのトランジスタＱ１０，Ｑ１１とによつてカ
レントミラー回路が構成されるようになつてい
る。ここで、トランジスタＱ１０，１１のエミツ
タ電極は電源Vccに接続され、トランジスタＱ１
１のコレクタとエミツタとは相互に接続されてい
る。
には、マルチコレクタ型のPNPトランジスタＱ
１０のコレクタ電極がそれぞれ接地されている。
このトランジスタＱ１０のベース電極は、トラン
ジスタＱ１１のベース電極に接続されており、こ
れらのトランジスタＱ１０，Ｑ１１とによつてカ
レントミラー回路が構成されるようになつてい
る。ここで、トランジスタＱ１０，１１のエミツ
タ電極は電源Vccに接続され、トランジスタＱ１
１のコレクタとエミツタとは相互に接続されてい
る。
上記トランジスタＱ１１のコレクタ電極は、
NPNトランジスタＱ１２を介して接地されてい
るものであり、このトランジスタＱ１２のベース
電極はNPNトランジスタＱ１３のベース電極と
接続されている。またトランジスタＱ１３のベー
ス電極はそのコレクタ電極に相互接続されてお
り、これらのトランジスタＱ１２とＱ１３とによ
つてカレントミラー回路が構成されるようになつ
ている。
NPNトランジスタＱ１２を介して接地されてい
るものであり、このトランジスタＱ１２のベース
電極はNPNトランジスタＱ１３のベース電極と
接続されている。またトランジスタＱ１３のベー
ス電極はそのコレクタ電極に相互接続されてお
り、これらのトランジスタＱ１２とＱ１３とによ
つてカレントミラー回路が構成されるようになつ
ている。
そして、上記トランジスタＱ１３のコレクタ電
極には定電流源Ｂを介して電源Vccが接続されて
おり、この定電流源Ｂによつて定電流２・I2が供
給されるようになつている。
極には定電流源Ｂを介して電源Vccが接続されて
おり、この定電流源Ｂによつて定電流２・I2が供
給されるようになつている。
上記第１の入力信号V1は、トランジスタＱ４
のベース電極に供給されると共に、第１の差動増
幅器Ｄ１の反転入力にも供給される。また上記第
２の入力信号V2は、トランジスタＱ３のベース
電極と第２の差動増幅器Ｄ２の反転入力に供給さ
れる。第１および第２の差動増幅器Ｄ１，Ｄ２の
比反転入力には、トランジスタＱ１乃至Ｑ４の導
通時におけるベース・エミツタ間の電圧Vfと
「Vcc−Vmin−2Vf」との間の所定の値に設定さ
れた基準電圧信号Vrefが供給される。第１およ
び第２の差動増幅器Ｄ１，Ｄ２の出力は、ノアゲ
ートＥの入力に接続されており、このノアゲート
Ｅの出力は、抵抗Rbを介してNPNトランジスタ
Ｑ１４のベース電極に供給されている。このトラ
ンジスタＱ１４のコレクタ電極には、上記定電流
源Ｂからの定電流２・I2が供給され、またそのエ
ミツタ電極は接地されている。
のベース電極に供給されると共に、第１の差動増
幅器Ｄ１の反転入力にも供給される。また上記第
２の入力信号V2は、トランジスタＱ３のベース
電極と第２の差動増幅器Ｄ２の反転入力に供給さ
れる。第１および第２の差動増幅器Ｄ１，Ｄ２の
比反転入力には、トランジスタＱ１乃至Ｑ４の導
通時におけるベース・エミツタ間の電圧Vfと
「Vcc−Vmin−2Vf」との間の所定の値に設定さ
れた基準電圧信号Vrefが供給される。第１およ
び第２の差動増幅器Ｄ１，Ｄ２の出力は、ノアゲ
ートＥの入力に接続されており、このノアゲート
Ｅの出力は、抵抗Rbを介してNPNトランジスタ
Ｑ１４のベース電極に供給されている。このトラ
ンジスタＱ１４のコレクタ電極には、上記定電流
源Ｂからの定電流２・I2が供給され、またそのエ
ミツタ電極は接地されている。
上記ノアゲートＥの出力は、さらにインバータ
Ｆ、およびＮチヤンネル型MOSトランジスタＱ
２０，Ｑ２１のゲート電極に接続されるものであ
り、またインバータＦの出力は、Ｐチヤンネル型
MOSトランジスタＱ２２，Ｑ２３のゲート電極
に供給されている。
Ｆ、およびＮチヤンネル型MOSトランジスタＱ
２０，Ｑ２１のゲート電極に接続されるものであ
り、またインバータＦの出力は、Ｐチヤンネル型
MOSトランジスタＱ２２，Ｑ２３のゲート電極
に供給されている。
Ｎチヤンネル型MOSトランジスタＱ２０とＰ
チヤンネル型MOSトランジスタＱ２２とは互い
に並列接続されており、これらのトランジスタＱ
２０，Ｑ２２とによつてCMOS型の第１のトラ
ンスミツシヨンゲートG1が構成される。この第
１のトランスミツシヨンゲートG1の一端は上記
トランジスタＱ４のベース電極に接続され、また
その他端はトランジスタＱ２のベース電極に接続
されている。一方、Ｎチヤンネル型MOSトラン
ジスタＱ２１とＰチヤンネル型MOSトランジス
タＱ２３も互いに並列接続されており、これらの
トランジスタＱ２１，Ｑ２３によりCMOS型の
第２のトランスミツシヨンゲートG2が構成され
るようになつている。この第２のトランスミツシ
ヨンゲートG2の一端はトランジスタＱ３のベー
ス電極に接続され、またその他端は上記トランジ
スタQ1のベース電極に接続されている。
チヤンネル型MOSトランジスタＱ２２とは互い
に並列接続されており、これらのトランジスタＱ
２０，Ｑ２２とによつてCMOS型の第１のトラ
ンスミツシヨンゲートG1が構成される。この第
１のトランスミツシヨンゲートG1の一端は上記
トランジスタＱ４のベース電極に接続され、また
その他端はトランジスタＱ２のベース電極に接続
されている。一方、Ｎチヤンネル型MOSトラン
ジスタＱ２１とＰチヤンネル型MOSトランジス
タＱ２３も互いに並列接続されており、これらの
トランジスタＱ２１，Ｑ２３によりCMOS型の
第２のトランスミツシヨンゲートG2が構成され
るようになつている。この第２のトランスミツシ
ヨンゲートG2の一端はトランジスタＱ３のベー
ス電極に接続され、またその他端は上記トランジ
スタQ1のベース電極に接続されている。
NPNトランジスタＱ６と共にカレントミラー
回路を構成しているNPNトランジスタＱ５のコ
レクタ電極は、NPNトランジスタＱ７のベース
電極に接続されいるもので、このトランジスタＱ
７のエミツタ電極は接地されている。このトラン
ジスタＱ７のコレクタ電極には、抵抗RLを介し
て電源Vccが接続されれており、抵抗RLとトラン
ジスタＱ７との接続点からコンパレータの出力信
号Voutが取出されるようになつている。
回路を構成しているNPNトランジスタＱ５のコ
レクタ電極は、NPNトランジスタＱ７のベース
電極に接続されいるもので、このトランジスタＱ
７のエミツタ電極は接地されている。このトラン
ジスタＱ７のコレクタ電極には、抵抗RLを介し
て電源Vccが接続されれており、抵抗RLとトラン
ジスタＱ７との接続点からコンパレータの出力信
号Voutが取出されるようになつている。
上記第１および第２の差動増幅器Ｄ１，Ｄ２
は、それぞれ例えば第２図に示すように、PNP
トランジスタＱ１０１とＱ１０２とによつて構成
されるようになつている。これらのトランジスタ
Ｑ１０１，Ｑ１０２のそれぞれのエミツタ電極は
相互接続されており、これらのエミツタ電極部
は、定電流源Ｋを介して電源Vccに接続されるも
ので、この定電流源Ｋから定電流I10が供給され
るようになつている。
は、それぞれ例えば第２図に示すように、PNP
トランジスタＱ１０１とＱ１０２とによつて構成
されるようになつている。これらのトランジスタ
Ｑ１０１，Ｑ１０２のそれぞれのエミツタ電極は
相互接続されており、これらのエミツタ電極部
は、定電流源Ｋを介して電源Vccに接続されるも
ので、この定電流源Ｋから定電流I10が供給され
るようになつている。
NPNトランジスタＱ１０３とNPNトランジス
タＱ１０４は、カレントミラー回路を構成してお
り、これらのトランジスタＱ１０３，Ｑ１０４は
上記トランジスタＱ１０１とＱ１０２から成る差
動トランジスタ対の能動負荷となつている。上記
トランジスタＱ１０４のコレクタ電極には、抵抗
Rdを介して電源Vccが接続され、そのエミツタ
電極は接地されている。そして、この差動増幅器
の出力信号Voutは、抵抗RdとトランジスタＱ１
０４のコレクタ電極との接続点から取出すように
なつている。
タＱ１０４は、カレントミラー回路を構成してお
り、これらのトランジスタＱ１０３，Ｑ１０４は
上記トランジスタＱ１０１とＱ１０２から成る差
動トランジスタ対の能動負荷となつている。上記
トランジスタＱ１０４のコレクタ電極には、抵抗
Rdを介して電源Vccが接続され、そのエミツタ
電極は接地されている。そして、この差動増幅器
の出力信号Voutは、抵抗RdとトランジスタＱ１
０４のコレクタ電極との接続点から取出すように
なつている。
上記トランジスタＱ１０１のベース電極は、こ
の差動増幅器の反転入力となるもので、前記第１
あるいは第２の入力信号V1またはV2が供給され
る。またトランジスタＱ１０２のベース電極は、
この差動増幅器の非反転入力となるもので、基準
電圧信号Vref（Vfと「Vcc−Vmin−2Vf」との間
の電圧値）が供給される。
の差動増幅器の反転入力となるもので、前記第１
あるいは第２の入力信号V1またはV2が供給され
る。またトランジスタＱ１０２のベース電極は、
この差動増幅器の非反転入力となるもので、基準
電圧信号Vref（Vfと「Vcc−Vmin−2Vf」との間
の電圧値）が供給される。
したがつて、この差動増幅器が正常に動作する
ことが可能な入力信号V1またはV2の上限は、電
源Vccの電圧値となる。
ことが可能な入力信号V1またはV2の上限は、電
源Vccの電圧値となる。
次に、第１図のように構成されたコンパレータ
の動作を説明する。入力信号V1、V2の電圧値が
共に基準電圧Vrefよりも小さい場合には、第１
および第２の差動増幅器Ｄ１，Ｄ２の出力電圧は
共に“Ｈ”レベルとなるので、ノアゲートＥの出
力電圧は“Ｌ”レベルとなる。この結果、トラン
ジスタＱ１４はオフ状態となり、トランジスタＱ
１０とＱ１１とから成るカレントミラー回路と、
定電流源Ｂとによつて、トランジスタＱ３および
Ｑ４のエミツタ電極にはそれぞれ電流I2が供給さ
れる。また、トランジスタＱ２０，Ｑ２２から成
るCMOS型のトランスミツシヨンゲートG1、お
よびトランジスタＱ２１，Ｑ２３から成る
CMOS型のトランスミツシヨンゲートG2が共に
オフ状態となるので、トランジスタＱ４およびＱ
３の各々のベース・エミツタ間は絶縁された状態
となる。すなわち、第５図で説明したようなダー
リントン接続された差動トランジスタ対を備えた
コンパレータとしての動作となる。
の動作を説明する。入力信号V1、V2の電圧値が
共に基準電圧Vrefよりも小さい場合には、第１
および第２の差動増幅器Ｄ１，Ｄ２の出力電圧は
共に“Ｈ”レベルとなるので、ノアゲートＥの出
力電圧は“Ｌ”レベルとなる。この結果、トラン
ジスタＱ１４はオフ状態となり、トランジスタＱ
１０とＱ１１とから成るカレントミラー回路と、
定電流源Ｂとによつて、トランジスタＱ３および
Ｑ４のエミツタ電極にはそれぞれ電流I2が供給さ
れる。また、トランジスタＱ２０，Ｑ２２から成
るCMOS型のトランスミツシヨンゲートG1、お
よびトランジスタＱ２１，Ｑ２３から成る
CMOS型のトランスミツシヨンゲートG2が共に
オフ状態となるので、トランジスタＱ４およびＱ
３の各々のベース・エミツタ間は絶縁された状態
となる。すなわち、第５図で説明したようなダー
リントン接続された差動トランジスタ対を備えた
コンパレータとしての動作となる。
入力信号V1の電圧値が基準信号Vrefの電圧値
よりも大きく、入力信号V2の電圧値が基準信号
Vrefよりも小さい場合には、差動増幅器Ｄ１の
出力は“Ｌ”レベル、差動増幅器Ｄ２の出力は
“Ｈ”レベルとなる。この結果、ノアゲートＥの
出力は“Ｌ”レベルとなるので、上記と同様に入
力段がダーリントン接続された差動トランジスタ
対を備えたコンパレータとして動作する。
よりも大きく、入力信号V2の電圧値が基準信号
Vrefよりも小さい場合には、差動増幅器Ｄ１の
出力は“Ｌ”レベル、差動増幅器Ｄ２の出力は
“Ｈ”レベルとなる。この結果、ノアゲートＥの
出力は“Ｌ”レベルとなるので、上記と同様に入
力段がダーリントン接続された差動トランジスタ
対を備えたコンパレータとして動作する。
入力信号V1が基準信号Vrefの電圧値よりも小
さく、入力信号V2が基準信号Vrefの電圧値より
も大きな場合には、差動増幅器Ｄ１の出力は
“Ｈ”レベル、差動増幅器Ｄ２の出力は“Ｌ”レ
ベルとなる。この結果、NORゲートＥの出力は
“Ｌ”レベルとなるので、この場合にも、ダーリ
ントン接続の差動トランジスタ対を備えたコンパ
レータとしての動作となる。
さく、入力信号V2が基準信号Vrefの電圧値より
も大きな場合には、差動増幅器Ｄ１の出力は
“Ｈ”レベル、差動増幅器Ｄ２の出力は“Ｌ”レ
ベルとなる。この結果、NORゲートＥの出力は
“Ｌ”レベルとなるので、この場合にも、ダーリ
ントン接続の差動トランジスタ対を備えたコンパ
レータとしての動作となる。
入力信号V1とV2が共に基準電圧信号Vrefの電
圧値よりも大きい場合、差動増幅器Ｄ１，Ｄ２の
出力は共に“Ｌ”レベルとなる。この結果、ノア
ゲートＥの出力が“Ｈ”レベルとなり、トランジ
スタＱ２０，Ｑ２２から成る第１のトランスミツ
シヨンゲートG1、およびトランジスタＱ２１，
Ｑ２３から成る第２のトランスミツシヨンゲート
G2がそれぞれオン状態となる。また、トランジ
スタＱ１４がオン状態となるため、トランジスタ
Ｑ１０，Ｑ１１から成るカレントミラー回路と定
電流源Ｂとから成る電流源はオフ状態となる。し
たがつて、このコンパレータは第３図に示すよう
なシングルの差動トランジスタ対を備えたコンパ
レータとして動作するようになる。
圧値よりも大きい場合、差動増幅器Ｄ１，Ｄ２の
出力は共に“Ｌ”レベルとなる。この結果、ノア
ゲートＥの出力が“Ｈ”レベルとなり、トランジ
スタＱ２０，Ｑ２２から成る第１のトランスミツ
シヨンゲートG1、およびトランジスタＱ２１，
Ｑ２３から成る第２のトランスミツシヨンゲート
G2がそれぞれオン状態となる。また、トランジ
スタＱ１４がオン状態となるため、トランジスタ
Ｑ１０，Ｑ１１から成るカレントミラー回路と定
電流源Ｂとから成る電流源はオフ状態となる。し
たがつて、このコンパレータは第３図に示すよう
なシングルの差動トランジスタ対を備えたコンパ
レータとして動作するようになる。
第３図において、トランジスタＱ１，Ｑ２の
各々のベース電極に接続された抵抗Ronは、第１
図に示した第１および第２のトランスミツシヨン
ゲートの導通抵抗に相当するものである。このよ
うなシングルの差動トランジスタ対を備えたコン
パレータが動作可能な入力信号の上限V0は、
「Vcc−Vmin−2Vf」であるので、従来のコンパ
レータよりも入力信号の動作範囲がVfだけ向上
する。
各々のベース電極に接続された抵抗Ronは、第１
図に示した第１および第２のトランスミツシヨン
ゲートの導通抵抗に相当するものである。このよ
うなシングルの差動トランジスタ対を備えたコン
パレータが動作可能な入力信号の上限V0は、
「Vcc−Vmin−2Vf」であるので、従来のコンパ
レータよりも入力信号の動作範囲がVfだけ向上
する。
すなわち、第１図に示したコンパレータでは、
入力信号V1、V2のいずれか一方が基準電圧信号
Vrefの電圧値よりも小さい場合にはダーリント
ン接続された差動トランジスタ対を備えたコンパ
レータとして動作し、入力信号V1、V2が共に基
準電圧信号Vrefの電圧値よりも大きい場合にシ
ングルの差動トランジスタ対を備えたコンパレー
タとして動作するものである。
入力信号V1、V2のいずれか一方が基準電圧信号
Vrefの電圧値よりも小さい場合にはダーリント
ン接続された差動トランジスタ対を備えたコンパ
レータとして動作し、入力信号V1、V2が共に基
準電圧信号Vrefの電圧値よりも大きい場合にシ
ングルの差動トランジスタ対を備えたコンパレー
タとして動作するものである。
したがつて、このコンパレータが動作可能な入
力信号の範囲は、−Vfから「Vcc−Vmin−2Vf」
までの範囲となる。
力信号の範囲は、−Vfから「Vcc−Vmin−2Vf」
までの範囲となる。
また、トランジスタＱ２０，Ｑ２２とトランジ
スタＱ２１，Ｑ２３とのペア性をとることによつ
て、ダーリントン接続の差動トランジスタ対と、
シングルの差動トランジスタ対との切換わりにお
けるオフセツトのずれをほとんど無くすことが可
能となる。
スタＱ２１，Ｑ２３とのペア性をとることによつ
て、ダーリントン接続の差動トランジスタ対と、
シングルの差動トランジスタ対との切換わりにお
けるオフセツトのずれをほとんど無くすことが可
能となる。
次に第１図に示したコンパレータの他の例につ
いて説明する。例えば、逐次比較形のＡ／Ｄコン
バータに使用されるコンパレータにあつては、そ
の入力信号の状態が予め予想できる。すなわち、
コンパレータの一方の入力にはアナログ入力信号
が供給され、他方の入力にはMSBから順次アナ
ログ入力に近付くデイジタル信号が供給される。
このような場合、コンパレータがダーリントン接
続の差動トランジスタ対として動作するか、また
はシングルの差動トランジスタ対として動作する
かをアナログ入力信号だけによつて制御すること
ができるようになる。
いて説明する。例えば、逐次比較形のＡ／Ｄコン
バータに使用されるコンパレータにあつては、そ
の入力信号の状態が予め予想できる。すなわち、
コンパレータの一方の入力にはアナログ入力信号
が供給され、他方の入力にはMSBから順次アナ
ログ入力に近付くデイジタル信号が供給される。
このような場合、コンパレータがダーリントン接
続の差動トランジスタ対として動作するか、また
はシングルの差動トランジスタ対として動作する
かをアナログ入力信号だけによつて制御すること
ができるようになる。
第４図はその具体的な回路構成を示すものであ
り、第１図に示したコンパレータと同一構成部に
は同一の符号を付してある。
り、第１図に示したコンパレータと同一構成部に
は同一の符号を付してある。
第４図において、アナログ入力信号に対応する
第１の入力信号V1は差動増幅器Ｄ１の反転入力
とトランジスタＱ４のベース電極と、トランジス
タＱ２０，Ｑ２２から成る第１のトランスミツシ
ヨンゲートG1の一端に供給される。またデイジ
タル信号に対応する第２の入力信号V2は、トラ
ンジスタＱ３のベース電極と、トランジスタＱ２
１，Ｑ２３から成る第２のトランスミツシヨンゲ
ートG2の一端に供給される。差動増幅器Ｄ１の
出力は、トランジスタＱ２２，Ｑ２３の各ゲート
電極と、インバータＦに供給されており、このイ
ンバータＦの出力はトランジスタＱ２０，Ｑ２１
の各ゲート電極と、抵抗Rbを介してトランジス
タＱ１４のベース電極に供給されている。すなわ
ち、アナログ入力に対応する第１の入力信号V1
が基準電圧信号Vrefの電圧値よりも大きい場合
には、このコンパレータはシングルの差動トラン
ジスタ対を備えたコンパレータとして動作し、上
記入力信号V1が基準電圧信号Vrefの電圧値より
も小さい場合には、ダーリントン接続された差動
トランジスタ対を備えたコンパレータとして動作
する。
第１の入力信号V1は差動増幅器Ｄ１の反転入力
とトランジスタＱ４のベース電極と、トランジス
タＱ２０，Ｑ２２から成る第１のトランスミツシ
ヨンゲートG1の一端に供給される。またデイジ
タル信号に対応する第２の入力信号V2は、トラ
ンジスタＱ３のベース電極と、トランジスタＱ２
１，Ｑ２３から成る第２のトランスミツシヨンゲ
ートG2の一端に供給される。差動増幅器Ｄ１の
出力は、トランジスタＱ２２，Ｑ２３の各ゲート
電極と、インバータＦに供給されており、このイ
ンバータＦの出力はトランジスタＱ２０，Ｑ２１
の各ゲート電極と、抵抗Rbを介してトランジス
タＱ１４のベース電極に供給されている。すなわ
ち、アナログ入力に対応する第１の入力信号V1
が基準電圧信号Vrefの電圧値よりも大きい場合
には、このコンパレータはシングルの差動トラン
ジスタ対を備えたコンパレータとして動作し、上
記入力信号V1が基準電圧信号Vrefの電圧値より
も小さい場合には、ダーリントン接続された差動
トランジスタ対を備えたコンパレータとして動作
する。
このように、入力信号V1、V2の値が予め想定
できる場合には、簡単な構成でコンパレータの動
作を制御できるようになる。
できる場合には、簡単な構成でコンパレータの動
作を制御できるようになる。
尚、上記実施例ではPNPトツプのコンパレー
タについて説明したが、このコンパレータを
NPNトツプで構成することも可能である。また、
ダーリントン接続された初段トランジスタＱ３，
Ｑ４の各ベース・エミツタ間を絶縁またはシヨー
トする手段としてCMOS型のトランスミツシヨ
ンゲートを使用したが、ＰチヤンネルまたはＮチ
ヤンネルのMOSトランジスタによるアナログス
イツチを使用することも可能である。
タについて説明したが、このコンパレータを
NPNトツプで構成することも可能である。また、
ダーリントン接続された初段トランジスタＱ３，
Ｑ４の各ベース・エミツタ間を絶縁またはシヨー
トする手段としてCMOS型のトランスミツシヨ
ンゲートを使用したが、ＰチヤンネルまたはＮチ
ヤンネルのMOSトランジスタによるアナログス
イツチを使用することも可能である。
また、第１図に示したコンパレータの差動増幅
器Ｄ１，Ｄ２、およびノアゲートＥな代わりに、
アンドゲートを使用することも可能である。この
場合、アンドゲートに入力される入力信号V1、
V2の動作しきい値は基準電圧信号Vrefの電圧値
とする必要がある。
器Ｄ１，Ｄ２、およびノアゲートＥな代わりに、
アンドゲートを使用することも可能である。この
場合、アンドゲートに入力される入力信号V1、
V2の動作しきい値は基準電圧信号Vrefの電圧値
とする必要がある。
［発明の効果］
以上のようにこの発明によれば、ダーリントン
接続されたトランジスタの初段トランジスタのベ
ース・エミツタ間にスイツチング手段を備えると
共に、このスイツチング手段の導通状態を入力信
号のレベルに基づいて制御するスイツチング制御
手段を備えるようにしたことにより、入力信号レ
ベルに基づいてコンパレータをダーリントン接続
されたトランジスタから成る差動トランジスタ
対、あるいはシングルの差動トランジスタ対とし
て動作させることができるようになる。
接続されたトランジスタの初段トランジスタのベ
ース・エミツタ間にスイツチング手段を備えると
共に、このスイツチング手段の導通状態を入力信
号のレベルに基づいて制御するスイツチング制御
手段を備えるようにしたことにより、入力信号レ
ベルに基づいてコンパレータをダーリントン接続
されたトランジスタから成る差動トランジスタ
対、あるいはシングルの差動トランジスタ対とし
て動作させることができるようになる。
したがつて、コンパレータが正常に動作するこ
とができる入力信号レベルの上限、下限とも充分
に広げることが可能となる。
とができる入力信号レベルの上限、下限とも充分
に広げることが可能となる。
第１図はこの発明の一実施例に係るコンパレー
タを説明する回路構成図、第２図は第１図に示し
たコンパレータ内の差動増幅器の具体的な構成例
を示す図、第３図は第１図に示したコンパレータ
がシングルの差動トランジスタ対を備えたコンパ
レータとして動作する際の等価回路図、第４図は
他の実施例を示す回路構成図、第５図は従来のコ
ンパレータを説明する回路構成図である。 Ｑ１〜Ｑ４……PNPトランジスタ、Ｑ２０，
Ｑ２１……Ｎチヤンネル型MOSトランジスタ、
Ｑ２２，Ｑ２３……Ｐチヤンネル型MOSトラン
ジスタ、Ｄ１，Ｄ２……差動増幅器、Ｅ……ノア
ゲート、Ｆ……インバータ。
タを説明する回路構成図、第２図は第１図に示し
たコンパレータ内の差動増幅器の具体的な構成例
を示す図、第３図は第１図に示したコンパレータ
がシングルの差動トランジスタ対を備えたコンパ
レータとして動作する際の等価回路図、第４図は
他の実施例を示す回路構成図、第５図は従来のコ
ンパレータを説明する回路構成図である。 Ｑ１〜Ｑ４……PNPトランジスタ、Ｑ２０，
Ｑ２１……Ｎチヤンネル型MOSトランジスタ、
Ｑ２２，Ｑ２３……Ｐチヤンネル型MOSトラン
ジスタ、Ｄ１，Ｄ２……差動増幅器、Ｅ……ノア
ゲート、Ｆ……インバータ。
Claims (1)
- 【特許請求の範囲】 １ ダーリントン接続された２つのバイポーラト
ランジスタの初段トランジスタのベースに第１の
入力信号が供給される第１入力と、ダーリントン
接続された２つのバイポーラトランジスタの初段
トランジスタのベースに第２の入力信号が供給さ
れる第２入力とを有する差動トランジスタ対と、 上記第１および第２入力それぞれにおけるダー
リントン接続されたトランジスタの初段トランジ
スタのベース・エミツタ間に接続された第１およ
び第２のスイツチ回路と、 上記第１および第２の入力信号が電源電位と接
地電位との間の所定の基準レベルを越えた際、上
記差動トランジスタ対が動作可能な入力信号電圧
範囲が上昇されるように上記第１および第２のス
イツチ回路を導通状態に制御する手段とを具備す
ることを特徴とするコンパレータ。 ２ 上記第１および第２のスイツチ回路は、それ
ぞれCMOS型のトランスミツシヨンゲートから
構成される特許請求の範囲第１項記載のコンパレ
ータ。 ３ 上記第１および第２のスイツチ回路は、それ
ぞれＰチヤネルまたはＮチヤネルのMOS型トラ
ンジスタから構成される特許請求の範囲第１項記
載のコンパレータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227283A JPS6382119A (ja) | 1986-09-26 | 1986-09-26 | コンパレ−タ |
| US07/073,181 US4814643A (en) | 1986-09-26 | 1987-07-14 | Comparison circuit |
| KR1019870010585A KR910005789B1 (ko) | 1986-09-26 | 1987-09-24 | 비교회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227283A JPS6382119A (ja) | 1986-09-26 | 1986-09-26 | コンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6382119A JPS6382119A (ja) | 1988-04-12 |
| JPH0464205B2 true JPH0464205B2 (ja) | 1992-10-14 |
Family
ID=16858383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227283A Granted JPS6382119A (ja) | 1986-09-26 | 1986-09-26 | コンパレ−タ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4814643A (ja) |
| JP (1) | JPS6382119A (ja) |
| KR (1) | KR910005789B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184500A (en) * | 1990-03-20 | 1993-02-09 | J And N Associates, Inc. | Gas detector |
| JPH0669769A (ja) * | 1992-08-20 | 1994-03-11 | Nec Corp | 比較器 |
| US5374855A (en) * | 1992-09-29 | 1994-12-20 | Fujitsu Limited | Apparatus and a method for detecting the coincidence of two signal levels |
| GB2357644B (en) | 1999-12-20 | 2004-05-05 | Ericsson Telefon Ab L M | Low-voltage differential signal (LVDS) input circuit |
| CN104579193B (zh) * | 2013-10-14 | 2017-10-27 | 联咏科技股份有限公司 | 放大器电路及其操作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2470484A1 (fr) * | 1979-11-23 | 1981-05-29 | Thomson Csf | Procede de commande d'un montage darlington et montage darlington a faibles pertes |
| JPS57557A (en) * | 1980-05-26 | 1982-01-05 | Toshiba Corp | Voltage comparator |
-
1986
- 1986-09-26 JP JP61227283A patent/JPS6382119A/ja active Granted
-
1987
- 1987-07-14 US US07/073,181 patent/US4814643A/en not_active Expired - Lifetime
- 1987-09-24 KR KR1019870010585A patent/KR910005789B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6382119A (ja) | 1988-04-12 |
| KR880004398A (ko) | 1988-06-03 |
| US4814643A (en) | 1989-03-21 |
| KR910005789B1 (ko) | 1991-08-03 |
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