JPH0522157A - 直列並列変換回路 - Google Patents
直列並列変換回路Info
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- JPH0522157A JPH0522157A JP17425191A JP17425191A JPH0522157A JP H0522157 A JPH0522157 A JP H0522157A JP 17425191 A JP17425191 A JP 17425191A JP 17425191 A JP17425191 A JP 17425191A JP H0522157 A JPH0522157 A JP H0522157A
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Abstract
(57)【要約】
【目的】１周期の間は奇数の無効ビットの次に奇数の有
効ビットが続く信号を２ビット並列信号とする直列並列
変換回路に関し、２分周クロックをクロックとして並列
信号とする直列並列変換回路の提供を目的とする。 【構成】 入力信号，１ビット遅延させた、入力信号及
び１周期毎にＨレベル，Ｌレベルに変化する選択信号も
セレクタ１１に入力し、無効ビット間はディセーブルで
有効ビット間はイネーブルであるイネーブル信号，１ビ
ット遅延させた、イネーブル信号及び該選択信号もセレ
クタ１２に入力し、セレクタ１１の出力は、イネーブル
期間は入力するディジタル信号を出力しディセーブル期
間は出力値を保持するイネーブル付ＦＦを２個直列に接
続した、イネーブル付ＦＦ１３に入力し、セレクタ１２
の出力はイネーブル付ＦＦ１３，１４，２０，２１のイ
ネーブル端子に入力し、イネーブル付ＦＦ１３，１４の
出力は夫々、２分周クロックをクロックとするイネーブ
ル付ＦＦ２０，２１に入力し、イネーブル付ＦＦ２０，
２１の出力を２ビット並列信号とする構成とする。
効ビットが続く信号を２ビット並列信号とする直列並列
変換回路に関し、２分周クロックをクロックとして並列
信号とする直列並列変換回路の提供を目的とする。 【構成】 入力信号，１ビット遅延させた、入力信号及
び１周期毎にＨレベル，Ｌレベルに変化する選択信号も
セレクタ１１に入力し、無効ビット間はディセーブルで
有効ビット間はイネーブルであるイネーブル信号，１ビ
ット遅延させた、イネーブル信号及び該選択信号もセレ
クタ１２に入力し、セレクタ１１の出力は、イネーブル
期間は入力するディジタル信号を出力しディセーブル期
間は出力値を保持するイネーブル付ＦＦを２個直列に接
続した、イネーブル付ＦＦ１３に入力し、セレクタ１２
の出力はイネーブル付ＦＦ１３，１４，２０，２１のイ
ネーブル端子に入力し、イネーブル付ＦＦ１３，１４の
出力は夫々、２分周クロックをクロックとするイネーブ
ル付ＦＦ２０，２１に入力し、イネーブル付ＦＦ２０，
２１の出力を２ビット並列信号とする構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、通信装置等に使用す
る、１周期の間は奇数の無効ビットの次に奇数の有効ビ
ットが続く信号が繰り返し入力し、この奇数の有効ビッ
トを２ビット並列信号に変換する直列並列変換回路の改
良に関する。
る、１周期の間は奇数の無効ビットの次に奇数の有効ビ
ットが続く信号が繰り返し入力し、この奇数の有効ビッ
トを２ビット並列信号に変換する直列並列変換回路の改
良に関する。
【０００２】
【従来の技術】図４は従来例の直列並列変換回路のブロ
ック図、図５は図４の選択クロック作成部のタイムチャ
ート、図６は図４の各部のタイムチャートである。
ック図、図５は図４の選択クロック作成部のタイムチャ
ート、図６は図４の各部のタイムチャートである。
【０００３】図４の回路は、１周期全体のビット数は偶
数ビットで、奇数の無効ビットの次に奇数の有効ビット
が続く信号が繰り返し入力し、単なる２分周クロックを
用いずに、次に説明する選択クロック作成部１７にて適
合したクロックを作成し、これをクロックとして用い有
効ビットを２ビットの並列信号にするものである。
数ビットで、奇数の無効ビットの次に奇数の有効ビット
が続く信号が繰り返し入力し、単なる２分周クロックを
用いずに、次に説明する選択クロック作成部１７にて適
合したクロックを作成し、これをクロックとして用い有
効ビットを２ビットの並列信号にするものである。
【０００４】先ず図４の選択クロック作成部１７に付き
図５を用いて説明する。セレクタ１８の入力には、図５
（２分周ＣＬＫ）（反転２分周ＣＬＫ）に示す、２分周
クロックとこれを反転した反転２分周クロックが入力
し、選択端子には図５（ＳＥＬ）に示す如き１周期毎に
Ｈレベル，Ｌレベルに変化する選択信号が入力し、選択
信号がＨレベルの間は反転２分周クロックを選択し、Ｌ
レベルの間は２分周クロックを選択しセレクタ１９の入
力に入力する。
図５を用いて説明する。セレクタ１８の入力には、図５
（２分周ＣＬＫ）（反転２分周ＣＬＫ）に示す、２分周
クロックとこれを反転した反転２分周クロックが入力
し、選択端子には図５（ＳＥＬ）に示す如き１周期毎に
Ｈレベル，Ｌレベルに変化する選択信号が入力し、選択
信号がＨレベルの間は反転２分周クロックを選択し、Ｌ
レベルの間は２分周クロックを選択しセレクタ１９の入
力に入力する。
【０００５】セレクタ１９の入力には上記選択信号も入
力しており、又選択端子には図５（ＥＮ）に示す如き無
効ビット区間はＬレベル（ディセーブル）、有効ビット
区間はＨレベル（イネーブル）の信号が入力し、Ｌレベ
ルの間は選択信号を選択して出力し、Ｈレベルの間はセ
レクタ１８の出力を選択して出力するので、出力は図５
（選択ＣＬＫ）に示す如き、図５（ＥＮ）に示すイネー
ブル信号のディセーブルより１ビット長いＨレベルの次
は反転２分周クロックで、次は、図５（ＥＮ）に示すイ
ネーブル信号のディセーブルより１ビット長いＬレベル
の信号、次は２分周クロックとなる選択クロックが出力
され、図４のフリップフロップ（以下ＦＦと称す）
３’，ＦＦ４’のクロックとして入力する。
力しており、又選択端子には図５（ＥＮ）に示す如き無
効ビット区間はＬレベル（ディセーブル）、有効ビット
区間はＨレベル（イネーブル）の信号が入力し、Ｌレベ
ルの間は選択信号を選択して出力し、Ｈレベルの間はセ
レクタ１８の出力を選択して出力するので、出力は図５
（選択ＣＬＫ）に示す如き、図５（ＥＮ）に示すイネー
ブル信号のディセーブルより１ビット長いＨレベルの次
は反転２分周クロックで、次は、図５（ＥＮ）に示すイ
ネーブル信号のディセーブルより１ビット長いＬレベル
の信号、次は２分周クロックとなる選択クロックが出力
され、図４のフリップフロップ（以下ＦＦと称す）
３’，ＦＦ４’のクロックとして入力する。
【０００６】以下奇数無効ビットは３ビット、奇数有効
ビットは８７ビットの場合を例にとり説明する。図４で
は、図５（Ｄｉ）に示す如き３ビットが無効ビットで、
８７ビットが有効ビットであるディジタル信号が、イネ
ーブル付ＦＦ１３のセレクタ９に入力し、図５，図６
（ＥＮ）に示す如き無効ビット区間はＬレベル（ディセ
ーブル）有効ビット区間はＨレベル（イネーブル）のイ
ネーブル信号はセレクタ９，１０の選択端子に入力し、
セレクタ９，１０では、Ｈレベルのイネーブルが入力し
ている間はディジタル信号を選択し、Ｌレベルのディセ
ーブルの間はＦＦ７，ＦＦ８の出力を保持するので、Ｆ
Ｆ７，ＦＦ８の出力は、図５（ＦＦ７Ｑ，ＦＦ８Ｑ）に
示す如くなり、ＦＦ７の出力はＦＦ４’に入力し、ＦＦ
８’の出力はＦＦ３’に入力する。
ビットは８７ビットの場合を例にとり説明する。図４で
は、図５（Ｄｉ）に示す如き３ビットが無効ビットで、
８７ビットが有効ビットであるディジタル信号が、イネ
ーブル付ＦＦ１３のセレクタ９に入力し、図５，図６
（ＥＮ）に示す如き無効ビット区間はＬレベル（ディセ
ーブル）有効ビット区間はＨレベル（イネーブル）のイ
ネーブル信号はセレクタ９，１０の選択端子に入力し、
セレクタ９，１０では、Ｈレベルのイネーブルが入力し
ている間はディジタル信号を選択し、Ｌレベルのディセ
ーブルの間はＦＦ７，ＦＦ８の出力を保持するので、Ｆ
Ｆ７，ＦＦ８の出力は、図５（ＦＦ７Ｑ，ＦＦ８Ｑ）に
示す如くなり、ＦＦ７の出力はＦＦ４’に入力し、ＦＦ
８’の出力はＦＦ３’に入力する。
【０００７】ＦＦ３’，ＦＦ４’には、先に説明した選
択クロック作成部１７の図４，図５（選択ＣＬＫ）に示
す選択クロックがクロックとして入力しているので、Ｆ
Ｆ３’，ＦＦ４’の出力は図５（Ｄｏ１，Ｄｏ０）に示
す如き２ビットの並列信号となる。
択クロック作成部１７の図４，図５（選択ＣＬＫ）に示
す選択クロックがクロックとして入力しているので、Ｆ
Ｆ３’，ＦＦ４’の出力は図５（Ｄｏ１，Ｄｏ０）に示
す如き２ビットの並列信号となる。
【０００８】
【発明が解決しようとする課題】しかしながら、選択ク
ロックは、選択信号がＬレベルの間は２分周クロックと
なり、選択信号がＨレベルの間は反転２分周クロックと
なり交互に、２分周クロック，反転２分周クロックとな
るので、ＦＦ３’，ＦＦ４’にて信号を取り込むクロッ
クの立ち上がりは、図４の（Ａ）（Ｂ）に示す如く、１
つのクロックの立ち上がり点になったり立ち下がり点に
なったりする。
ロックは、選択信号がＬレベルの間は２分周クロックと
なり、選択信号がＨレベルの間は反転２分周クロックと
なり交互に、２分周クロック，反転２分周クロックとな
るので、ＦＦ３’，ＦＦ４’にて信号を取り込むクロッ
クの立ち上がりは、図４の（Ａ）（Ｂ）に示す如く、１
つのクロックの立ち上がり点になったり立ち下がり点に
なったりする。
【０００９】クロックが高速になりディユーティが変動
すると、この変動により（Ｂ）に示す反転したクロック
の立ち上がり点が変動するので、動作マージンが少なく
なる問題点がある。尚２分周クロックのみの場合は高速
になりディユーティが変動しても立ち上がり点は変動し
ないので問題はない。
すると、この変動により（Ｂ）に示す反転したクロック
の立ち上がり点が変動するので、動作マージンが少なく
なる問題点がある。尚２分周クロックのみの場合は高速
になりディユーティが変動しても立ち上がり点は変動し
ないので問題はない。
【００１０】又この２ビット並列信号を受け取る側で
も、選択クロック作成部１７の出力のクロックが必要に
なり回路が複雑になる問題点がある。本発明は、２分周
クロックをクロックとして２ビット並列信号とする直列
並列変換回路の提供を目的としている。
も、選択クロック作成部１７の出力のクロックが必要に
なり回路が複雑になる問題点がある。本発明は、２分周
クロックをクロックとして２ビット並列信号とする直列
並列変換回路の提供を目的としている。
【００１１】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、１周期の間は奇数の無
効ビットの次に奇数の有効ビットが続く信号が、第１の
ＦＦ１及び第１のセレクタ１１に入力し、又該第１のＦ
Ｆ１の出力も該第１のセレクタ１１に入力し、上記奇数
の無効ビットの間はディセーブルで上記奇数の有効ビッ
トの間はイネーブルであるイネーブル信号が、第２のＦ
Ｆ２及び第２のセレクタ１２に入力し、又該第２のＦＦ
２の出力も該第２のセレクタ１２に入力し、該第１，第
２のセレクタ１１，１２の夫々の選択端子には、１ビッ
ト遅延回路１５にて遅延した１周期毎にＨレベル，Ｌレ
ベルに変化する選択信号が入力し、Ｈレベルの時は夫々
入力する信号，入力するイネーブル信号を選択して出力
させ、Ｌレベルの時は夫々該第１のＦＦ１の出力，該第
２のＦＦ２の出力を選択して出力させ、該第１のセレク
タ１１の出力は、ディジタル信号と、ディセーブルとイ
ネーブルに変化するイネーブル信号が入力すると、イネ
ーブル期間はディジタル信号を出力し、ディセーブル期
間は出力値を保持するイネーブル付ＦＦを第１，第２と
直列に接続した、該第１のイネーブル付ＦＦ１３の信号
入力端子に入力し、該第２のセレクタ１２の出力は該第
１，第２のイネーブル付ＦＦ１３，１４のイネーブル端
子に入力し、該第１のイネーブル付ＦＦ１３の出力は、
２分周クロックをクロックとし又該第２のセレクタ１２
の出力をイネーブル端子に入力する第３のイネーブル付
ＦＦ２０に入力し、該第２のイネーブル付ＦＦ１４の出
力は該２分周クロックをクロックとし又該第２のセレク
タ１２の出力をイネーブル端子に入力する第４のイネー
ブル付ＦＦ２１に入力し、該第３，第４のイネーブル付
ＦＦ２０，２１の出力を２ビット並列信号出力とする。
ック図である。図１に示す如く、１周期の間は奇数の無
効ビットの次に奇数の有効ビットが続く信号が、第１の
ＦＦ１及び第１のセレクタ１１に入力し、又該第１のＦ
Ｆ１の出力も該第１のセレクタ１１に入力し、上記奇数
の無効ビットの間はディセーブルで上記奇数の有効ビッ
トの間はイネーブルであるイネーブル信号が、第２のＦ
Ｆ２及び第２のセレクタ１２に入力し、又該第２のＦＦ
２の出力も該第２のセレクタ１２に入力し、該第１，第
２のセレクタ１１，１２の夫々の選択端子には、１ビッ
ト遅延回路１５にて遅延した１周期毎にＨレベル，Ｌレ
ベルに変化する選択信号が入力し、Ｈレベルの時は夫々
入力する信号，入力するイネーブル信号を選択して出力
させ、Ｌレベルの時は夫々該第１のＦＦ１の出力，該第
２のＦＦ２の出力を選択して出力させ、該第１のセレク
タ１１の出力は、ディジタル信号と、ディセーブルとイ
ネーブルに変化するイネーブル信号が入力すると、イネ
ーブル期間はディジタル信号を出力し、ディセーブル期
間は出力値を保持するイネーブル付ＦＦを第１，第２と
直列に接続した、該第１のイネーブル付ＦＦ１３の信号
入力端子に入力し、該第２のセレクタ１２の出力は該第
１，第２のイネーブル付ＦＦ１３，１４のイネーブル端
子に入力し、該第１のイネーブル付ＦＦ１３の出力は、
２分周クロックをクロックとし又該第２のセレクタ１２
の出力をイネーブル端子に入力する第３のイネーブル付
ＦＦ２０に入力し、該第２のイネーブル付ＦＦ１４の出
力は該２分周クロックをクロックとし又該第２のセレク
タ１２の出力をイネーブル端子に入力する第４のイネー
ブル付ＦＦ２１に入力し、該第３，第４のイネーブル付
ＦＦ２０，２１の出力を２ビット並列信号出力とする。
【００１２】
【作用】本発明によれば、１周期の間は奇数の無効ビッ
トの次に奇数の有効ビットが続く信号及びＦＦ１にて１
ビット遅延した上記信号を第１のセレクタ１１に入力
し、又上記奇数の無効ビットの間はディセーブルで上記
奇数の有効ビットの間はイネーブルであるイネーブル信
号及びＦＦ２にて１ビット遅延した上記信号を第２のセ
レクタ１２に入力し、１周期毎にＨレベル，Ｌレベルに
変化する選択信号にて、第１，第２のセレクタ１１，１
２より、Ｈレベルの時は入力信号，イネーブル信号を選
択して出力させ、Ｌレベルの時は１ビット遅延した入力
信号，１ビット遅延したイネーブル信号を選択して出力
させる。
トの次に奇数の有効ビットが続く信号及びＦＦ１にて１
ビット遅延した上記信号を第１のセレクタ１１に入力
し、又上記奇数の無効ビットの間はディセーブルで上記
奇数の有効ビットの間はイネーブルであるイネーブル信
号及びＦＦ２にて１ビット遅延した上記信号を第２のセ
レクタ１２に入力し、１周期毎にＨレベル，Ｌレベルに
変化する選択信号にて、第１，第２のセレクタ１１，１
２より、Ｈレベルの時は入力信号，イネーブル信号を選
択して出力させ、Ｌレベルの時は１ビット遅延した入力
信号，１ビット遅延したイネーブル信号を選択して出力
させる。
【００１３】こうすると、セレクタ１１，１２の出力
は、無効ビット及びディセーブル区間が、通常の無効ビ
ット及びディセーブル区間より交互に１ビット短くなっ
たり１ビット長くなったりして夫々イネーブル付ＦＦ１
３の信号入力，イネーブル付ＦＦ１３，１４，２０，２
１のイネーブル端子に入力する。
は、無効ビット及びディセーブル区間が、通常の無効ビ
ット及びディセーブル区間より交互に１ビット短くなっ
たり１ビット長くなったりして夫々イネーブル付ＦＦ１
３の信号入力，イネーブル付ＦＦ１３，１４，２０，２
１のイネーブル端子に入力する。
【００１４】従って、イネーブル付ＦＦ１３，１４の出
力よりは、有効ビットの最後の値を通常の場合より１ビ
ット短く保持したり１ビット長く保持したりして、２分
周クロックの位相に合致する信号が出力され、夫々イネ
ーブル付ＦＦ２０，２１に入力する。
力よりは、有効ビットの最後の値を通常の場合より１ビ
ット短く保持したり１ビット長く保持したりして、２分
周クロックの位相に合致する信号が出力され、夫々イネ
ーブル付ＦＦ２０，２１に入力する。
【００１５】従ってイネーブル付ＦＦ２０，２１では、
２分周クロックをクロックとすれば、有効ビットを２ビ
ット並列にした信号を出力する。よって、クロックが高
速になりデユーティが変動してもクロックの立ち上がり
点は変動しないので動作マージンは少なくならない。又
この２ビット並列信号を受け取る側でも、２分周クロッ
クを用いればよいので回路は簡単となる。
２分周クロックをクロックとすれば、有効ビットを２ビ
ット並列にした信号を出力する。よって、クロックが高
速になりデユーティが変動してもクロックの立ち上がり
点は変動しないので動作マージンは少なくならない。又
この２ビット並列信号を受け取る側でも、２分周クロッ
クを用いればよいので回路は簡単となる。
【００１６】
【実施例】図２は本発明の実施例の直列並列変換回路の
ブロック図、図３は図２の各部のタイムチャートであ
る。
ブロック図、図３は図２の各部のタイムチャートであ
る。
【００１７】図２においては、図３（Ｄｉ）に示す如
き、１周期の間は、３ビットは無効ビット次の８７ビッ
トは有効ビットの信号はＦＦ５に入力し、図３の（Ｅ
Ｎ）に示す如き３ビットの無効ビット区間はディセーブ
ルで、８７ビットの有効ビット区間はイネーブルのイネ
ーブル信号はＦＦ６に入力し、ＦＦ５の出力はＦＦ１及
びセレクタ１１に入力し、ＦＦ６の出力はＦＦ２及びセ
レクタ１２に入力する。
き、１周期の間は、３ビットは無効ビット次の８７ビッ
トは有効ビットの信号はＦＦ５に入力し、図３の（Ｅ
Ｎ）に示す如き３ビットの無効ビット区間はディセーブ
ルで、８７ビットの有効ビット区間はイネーブルのイネ
ーブル信号はＦＦ６に入力し、ＦＦ５の出力はＦＦ１及
びセレクタ１１に入力し、ＦＦ６の出力はＦＦ２及びセ
レクタ１２に入力する。
【００１８】図３（ＳＥＬ）に示す如き、１ビット遅延
回路１５にて１ビット遅延した、１周期毎にＨレベル，
Ｌレベルに変化する選択信号は、セレクタ１１，１２に
入力し、Ｈレベルの時は、ＦＦ５，ＦＦ６の出力を選択
し、Ｌレベルの時は、ＦＦ１、ＦＦ２のＦＦを選択して
出力する。
回路１５にて１ビット遅延した、１周期毎にＨレベル，
Ｌレベルに変化する選択信号は、セレクタ１１，１２に
入力し、Ｈレベルの時は、ＦＦ５，ＦＦ６の出力を選択
し、Ｌレベルの時は、ＦＦ１、ＦＦ２のＦＦを選択して
出力する。
【００１９】するとセレクタ１１，１２の出力は、図３
（ＳＥＬ１１出力）（ＳＥＬ１２出力）に示す如く、無
効ビットの区間が交互に３ビット±１ビットの偶数の２
ビットになったり４ビットになったりして２分周クロッ
クの位相に合致するようになる。
（ＳＥＬ１１出力）（ＳＥＬ１２出力）に示す如く、無
効ビットの区間が交互に３ビット±１ビットの偶数の２
ビットになったり４ビットになったりして２分周クロッ
クの位相に合致するようになる。
【００２０】そして、セレクタ１１の出力はイネーブル
付ＦＦ１３のセレクタ９に入力し、セレクタ１２の出力
はイネーブル付ＦＦ１３，１４，２０，２１のセレクタ
９，１０，１６，１７の選択端子に入力する。
付ＦＦ１３のセレクタ９に入力し、セレクタ１２の出力
はイネーブル付ＦＦ１３，１４，２０，２１のセレクタ
９，１０，１６，１７の選択端子に入力する。
【００２１】セレクタ９，１０，１６，１７では選択端
子に入力する信号がＨレベルの間は入力信号を出力し、
Ｌレベルの間は出力を保持するので、イネーブル付ＦＦ
１３，１４のＦＦ７，ＦＦ８の出力は、図３（ＦＦ７
Ｑ）（ＦＦ８Ｑ）に示す如き信号となり、ＦＦ７の出力
はＦＦ４に、ＦＦ８の出力はＦＦ３に入力する。
子に入力する信号がＨレベルの間は入力信号を出力し、
Ｌレベルの間は出力を保持するので、イネーブル付ＦＦ
１３，１４のＦＦ７，ＦＦ８の出力は、図３（ＦＦ７
Ｑ）（ＦＦ８Ｑ）に示す如き信号となり、ＦＦ７の出力
はＦＦ４に、ＦＦ８の出力はＦＦ３に入力する。
【００２２】イネーブル付ＦＦ２０，２１のＦＦ３，Ｆ
Ｆ４にはクロックとして図３（２分周ＣＬＫ）に示す如
き２分周クロックが入力しており又セレクタ１６，１７
に入力する信号がＨレベルの間は入力信号を出力し，Ｌ
レベルの間は出力を保持するので、ＦＦ４の出力よりは
図３（Ｄｏ０）に示す如き信号を出力し、ＦＦ３の出力
よりは図３（Ｄｏ１）に示す如き信号を出力して２ビッ
ト並列信号を出力することになる。
Ｆ４にはクロックとして図３（２分周ＣＬＫ）に示す如
き２分周クロックが入力しており又セレクタ１６，１７
に入力する信号がＨレベルの間は入力信号を出力し，Ｌ
レベルの間は出力を保持するので、ＦＦ４の出力よりは
図３（Ｄｏ０）に示す如き信号を出力し、ＦＦ３の出力
よりは図３（Ｄｏ１）に示す如き信号を出力して２ビッ
ト並列信号を出力することになる。
【００２３】この場合は２分周クロックを用い２ビット
並列信号とするので、クロックが高速になり、デユーテ
ィの変動があっても立ち上がり点は変化せず、高速処理
に対応出来る。又２分周クロックを用いるので、この２
ビット並列信号を受け取る側のクロックも通常のクロッ
クでよくなるので回路は簡単となる。
並列信号とするので、クロックが高速になり、デユーテ
ィの変動があっても立ち上がり点は変化せず、高速処理
に対応出来る。又２分周クロックを用いるので、この２
ビット並列信号を受け取る側のクロックも通常のクロッ
クでよくなるので回路は簡単となる。
【００２４】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、クロックが高速になりデユーティが変動しても影響
を受けず又２ビット並列信号を受け取る側のクロックも
通常の２分周クロックでよくなるので回路は簡単となる
効果がある。
ば、クロックが高速になりデユーティが変動しても影響
を受けず又２ビット並列信号を受け取る側のクロックも
通常の２分周クロックでよくなるので回路は簡単となる
効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の直列並列変換回路のブロッ
ク図、
ク図、
【図３】は図２の各部のタイムチャート、
【図４】は従来例の直列並列変換回路のブロック図、
【図５】は図４の選択クロック作成部のタイムチャー
ト、
ト、
【図６】は図４の各部のタイムチャートである。
１〜８、３’，４’はフリップフロップ、９〜１２，１
６〜１９はセレクタ、１３，１４，２０，２１はイネー
ブル付フリップフロップ、１５は１ビット遅延回路、１
７は選択クロック作成部を示す。
６〜１９はセレクタ、１３，１４，２０，２１はイネー
ブル付フリップフロップ、１５は１ビット遅延回路、１
７は選択クロック作成部を示す。
Claims (1)
- 【特許請求の範囲】 【請求項１】 １周期の間は奇数の無効ビットの次に奇
数の有効ビットが続く信号が、第１のフリップフロップ
（１）及び第１のセレクタ（１１）に入力し、又該第１
のフリップフロップ（１）の出力も該第１のセレクタ
（１１）に入力し、 上記奇数の無効ビットの間はディセーブルで上記奇数の
有効ビットの間はイネーブルであるイネーブル信号が、
第２のフリップフロップ（２）及び第２のセレクタ（１
２）に入力し、又該第２のフリップフロップ（２）の出
力も該第２のセレクタ（１２）に入力し、 該第１，第２のセレクタ（１１，１２）の夫々の選択端
子には、１ビット遅延回路（１５）にて遅延した１周期
毎にＨレベル，Ｌレベルに変化する選択信号を入力し、
Ｈレベルの時は夫々入力する信号，入力するイネーブル
信号を選択して出力させ、Ｌレベルの時は夫々該第１の
フリップフロップ（１）の出力，該第２のフリップフロ
ップ（２）の出力を選択して出力させ、 該第１のセレクタ（１１）の出力は、 ディジタル信号と、ディセーブルとイネーブルに変化す
るイネーブル信号が入力すると、イネーブル期間はディ
ジタル信号を出力し、ディセーブル期間は出力値を保持
するイネーブル付フリップフロップを第１，第２と直列
に接続した、該第１のイネーブル付フリップフロップ
（１３）の信号入力端子に入力し、 該第２のセレクタ（１２）の出力は該第１，第２のイネ
ーブル付フリップフロップ（１３，１４）のイネーブル
端子に入力し、 該第１のイネーブル付フリップフロップ（１３）の出力
は、２分周クロックをクロックとし又該第２のセレクタ
（１２）の出力をイネーブル端子に入力する第３のイネ
ーブル付フリップフロップ（２０）に入力し、該第２の
イネーブル付フリップフロップ（１４）の出力は該２分
周クロックをクロックとし又該第２のセレクタ（１２）
の出力をイネーブル端子に入力する第４のイネーブル付
フリップフロップ（２１）に入力し、該第３，第４のイ
ネーブル付フリップフロップ（２０，２１）の出力を２
ビット並列信号出力とすることを特徴とする直列並列変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17425191A JPH0522157A (ja) | 1991-07-16 | 1991-07-16 | 直列並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17425191A JPH0522157A (ja) | 1991-07-16 | 1991-07-16 | 直列並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522157A true JPH0522157A (ja) | 1993-01-29 |
Family
ID=15975363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17425191A Withdrawn JPH0522157A (ja) | 1991-07-16 | 1991-07-16 | 直列並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726990A (en) * | 1995-08-10 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Multiplexer and demultiplexer |
-
1991
- 1991-07-16 JP JP17425191A patent/JPH0522157A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726990A (en) * | 1995-08-10 | 1998-03-10 | Mitsubishi Denki Kabushiki Kaisha | Multiplexer and demultiplexer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |