JPH0522351A - シリアルポート回路 - Google Patents

Abstract

(57)【要約】 【目的】 パラレルデータをシリアルデータへ変換する
シフトアウトオペレーションと、これとは逆のシフトイ
ンオペレーションとの同時実行と、両オペレーションの
各々における任意ビット数のデータの取り扱いとを可能
にする。 【構成】 出力用シフトレジスタ１１と任意の出力ビッ
ト数が設定される出力用デクリメントカウンタ１２と複
数回のシリアルデータの出力について出力済みのビット
数を積算するためのインクリメントカウンタ１３とを設
けるとともに、これとは独立に入力用シフトレジスタ１
５と任意の入力ビット数が設定される入力用デクリメン
トカウンタ１６とを設ける。制御回路１４は、パラレル
データを取り扱うプロセッサ２に対してシフトアウトオ
ペレーション中であることを示すシフトアウトビジー信
号４８とシフトインオペレーション中であることを示す
シフトインビジー信号６２とを別々に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パラレルデータのシリ
アルデータへの変換とシリアルデータのパラレルデータ
への変換とを司るためのシリアルポート回路に関するも
のである。

【０００２】

【従来の技術】パラレルデータを取り扱うプロセッサが
外部回路との間でシリアルデータの形式でデジタル通信
を行なうためには、パラレルデータのシリアルデータへ
の変換とシリアルデータのパラレルデータへの変換とを
司るためのシリアルポート回路と呼ばれるインターフェ
ース回路が必要となる。

【０００３】図４は、従来のシリアルポート回路とその
外部接続とを示したブロック図である。同図中のシリア
ルポート回路１は、プロセッサ２と外部回路３との間に
介在し、プロセッサ２から与えられた複数ビットのパラ
レルデータをシリアルデータに変換してこれを外部回路
３に与えるためのシリアルアウトポート回路と、外部回
路３から与えられたシリアルデータをパラレルデータに
変換してこれをプロセッサ２に与えるためのシリアルイ
ンポート回路とを備えたものであって、出力用シフトレ
ジスタ１１、入力用シフトレジスタ１５及び制御回路１
７により構成されている。プロセッサ２は命令オペラン
ドをデコードするためのデコーダ２１と命令実行順序を
制御するためのシーケンサ２２とを備え、外部回路３は
入力用ＦＩＦＯ３１と出力用ＦＩＦＯ３２とを備える。

【０００４】同図中の４１はシリアルポート回路１の出
力用シフトレジスタ１１、入力用シフトレジスタ１５及
び制御回路１７に各々与えられるプロセッサ２と共通の
システムクロックであり、４２はシリアルポート回路１
の制御回路１７に与えられる外部クロックである。４３
はシリアルポート回路１がプロセッサ２からパラレルデ
ータを受け取るためのデータバスインであり、４４はシ
リアルポート回路１がプロセッサ２へパラレルデータを
受け渡すためのデータバスアウトである。４５は、シリ
アルポート回路１の制御回路１７がプロセッサ２のデコ
ーダ２１から受け取る命令オペランド信号であって、該
デコーダ２１による命令オペランドのデコード結果を示
すものである。７１は、シリアルポート回路１の制御回
路１７がプロセッサ２のシーケンサ２２に与えるシフト
ウェイト信号である。

【０００５】シリアルポート回路１において、７２は制
御回路１７が出力用シフトレジスタ１１に与える出力用
シフトクロックであり、７３は該制御回路１７が入力用
シフトレジスタ１５に与える入力用シフトクロックであ
る。

【０００６】４６はシリアルポート回路１の出力用シフ
トレジスタ１１が外部回路３の入力用ＦＩＦＯ３１へ受
け渡すシリアル形式のシフトアウトデータであり、６１
はシリアルポート回路１の入力用シフトレジスタ１５が
外部回路３の出力用ＦＩＦＯ３２から受け取るシリアル
形式のシフトインデータである。５０は外部回路３の入
力用ＦＩＦＯ３１がフルになったときに該入力用ＦＩＦ
Ｏ３１からシリアルポート回路１の制御回路１７に与え
られるＦＩＦＯフル信号であり、６４は外部回路３の出
力用ＦＩＦＯ３２がエンプティになったときに該出力用
ＦＩＦＯ３２からシリアルポート回路１の制御回路１７
に与えられるＦＩＦＯエンプティ信号である。

【０００７】以上の構成の従来のシリアルポート回路１
の動作を、図５〜図７に示した動作タイミング図を参照
しながら説明する。

【０００８】システムクロック４１はｔ１〜ｔ８（図５
（ｂ））、ｓ１〜ｓ１２（図６（ｂ））及びｒ１〜ｒ５
（図７（ｂ））の各周期を有し、外部クロック４２はＴ
１〜Ｔ３（図５（ｃ））、Ｓ１〜Ｓ６（図６（ｃ））及
びＲ１〜Ｒ３（図７（ｃ））の各周期を有する。

【０００９】図５〜図７中の各々の（ａ）は、システム
クロック４１に同期したプロセッサ２による各種命令の
実行ステージを示したものであって、Ｉ１、Ｉ２及びＩ
３（図５（ａ））は各々、シリアルデータとして出力す
べきＡビット（Ａ：一定値）のパラレルデータを出力用
シフトレジスタ１１にラッチさせるための命令の実行、
入力用シフトレジスタ１５に対する初期設定の実行、及
び、シリアルポート回路１に対して外部回路３へのシリ
アルデータ出力を開始するように指示を与えるためのシ
フトアウト命令の実行を表わしている。また、Ｊ６（図
６（ａ））は、シリアルポート回路１に対して外部回路
３からのシリアルデータ入力を開始するように指示を与
えるためのシフトイン命令の実行を表わしている。Ｉ４
〜Ｉ８（図５（ａ））、Ｊ１〜Ｊ５及びＪ７〜Ｊ１２
（図６（ａ））並びにＫ１〜Ｋ５（図７（ａ））は、各
々他の命令の実行を表わしている。

【００１０】図５中のシステムクロック４１の周期ｔ１
では、シリアルデータとして出力すべきＡビットのパラ
レルデータがプロセッサ２からデータバスイン４３を通
してシリアルポート回路１の出力用シフトレジスタ１１
に与えられ、該出力用シフトレジスタ１１は与えられた
パラレルデータをシステムクロック４１に同期してラッ
チする。引き続く周期ｔ２では、プロセッサ２により入
力用シフトレジスタ１５が初期設定される。

【００１１】引き続く周期ｔ３においてシフトアウト命
令が実行されると、該命令のオペランドがデコーダ２１
によってデコードされ、シリアルポート回路１の制御回
路１７は、シリアルデータを出力するよう指示する命令
オペランド信号４５として該デコードの結果をシステム
クロック４１に同期して受け取る。制御回路１７は、該
命令オペランド信号４５の入力を受けると、直ちにシフ
トウェイト信号７１（同図（ｄ））をactive high にす
ることによって、シリアルポート回路１が使用中である
ことをプロセッサ２のシーケンサ２２に伝える。シーケ
ンサ２２にｈｉｇｈレベルのシフトウェイト信号７１を
受けたプロセッサ２は、シフトアウト命令の再実行が禁
止されるだけでなく、シリアルポート回路１によるシリ
アルデータの出力すなわちシフトアウトオペレーション
が終了するまでシフトイン命令の実行も禁止される。

【００１２】一方、システムクロック４１の周期ｔ３に
おいてシリアルデータを出力するよう指示する命令オペ
ランド信号４５を受けた制御回路１７は、出力用シフト
レジスタ１１に対する出力用シフトクロック７２の出力
を開始する（同図（ｇ）参照）。これを受けて出力用シ
フトレジスタ１１は、周期ｔ１においてラッチしておい
た前記Ａビットのパラレルデータを出力用シフトクロッ
ク７２が与えられる毎に１ビットずつ順次シフトアウト
していく。これにより、出力用シフトレジスタ１１から
外部回路３の入力用ＦＩＦＯ３１に対して、図５及び図
６の（ｅ）に示すようにＡビットのシフトアウトデータ
４６が出力用シフトクロック７２に同期してシリアル形
式で順次出力されていく。

【００１３】ただし、出力用シフトクロック７２は、図
５〜図７の（ｇ）に示したようにシフトウェイト信号７
１（図５〜図７（ｄ））と外部回路３の入力用ＦＩＦＯ
３１から与えられるＦＩＦＯフル信号５０（図５〜図７
（ｆ））とをＮＡＮＤし、該ＮＡＮＤにより得られた信
号と外部クロック４２（図５〜図７（ｃ））とをＯＲし
て得られた信号であって、ＦＩＦＯフル信号５０がacti
velowになっている間（図５（ｆ）参照）は出力用シフ
トクロック７２が止まり、シフトアウトオペレーション
が一時待機状態となる。前記のとおりシフトアウトオペ
レーション中はプロセッサ２によるシフトアウト命令の
再実行が禁止されているだけでなく、ＦＩＦＯフル信号
５０がactive lowになっている間は該シフトアウトオペ
レーションが一時待機状態となるので、外部回路３の入
力用ＦＩＦＯ３１にオーバーフローが生じることはな
い。なお、シフトアウトオペレーションは外部クロック
４２に同期して進められ、該外部クロック４２の周期Ｔ
１から周期Ｓ３まで続く。

【００１４】制御回路１７はシフトアウトしたビット数
をカウントしており、図６（ｅ）に示すようにシフトア
ウトデータ４６としてＡビット目をシフトアウトさせた
後、同図（ｄ）に示すように外部クロック４２の周期Ｓ
３においてシフトウェイト信号７１をｌｏｗにもどして
シフトアウトオペレーションを終了する。このようにし
てシフトウェイト信号７１がｌｏｗにもどされた後は、
プロセッサ２はシフトアウト命令とシフトイン命令との
双方の実行が許される。

【００１５】以上のシフトアウトオペレーションの終了
後、システムクロック４１の周期ｔ２における前記入力
用シフトレジスタ１５の初期設定に対応して図６中の周
期ｓ６において前記のとおりシフトイン命令が実行され
たものとする（図６（ａ）のＪ６）。シリアルポート回
路１によるシリアルデータの入力すなわちシフトインオ
ペレーションは上記シフトアウトオペレーションと同様
であって、シフトイン命令が実行されると、まず該命令
のオペランドがデコーダ２１によってデコードされ、シ
リアルポート回路１の制御回路１７はシリアルデータを
入力するよう指示する命令オペランド信号４５として該
デコードの結果をシステムクロック４１に同期して受け
取る。制御回路１７は、該命令オペランド信号４５の入
力を受けると、直ちにシフトウェイト信号７１（同図
（ｄ））をactive high にすることによって、シリアル
ポート回路１が使用中であることをプロセッサ２のシー
ケンサ２２に伝える。シーケンサ２２にｈｉｇｈレベル
のシフトウェイト信号７１を受けたプロセッサ２は、シ
フトイン命令の再実行が禁止されるだけでなく、シフト
インオペレーションが終了するまでシフトアウト命令の
実行も禁止される。

【００１６】一方、システムクロック４１の周期ｓ６に
おいてシリアルデータを入力するよう指示する命令オペ
ランド信号４５の入力を受けた制御回路１７は、入力用
シフトレジスタ１５に対する入力用シフトクロック７３
の出力を開始する（同図（ｊ）参照）。これを受けて入
力用シフトレジスタ１５は、外部回路３の出力用ＦＩＦ
Ｏ３２から順次与えられるＡビット（Ａ：一定値）のシ
リアルデータを該入力用シフトクロック７３が与えられ
る毎に順次シフトさせながら１ビットずつ入力する。こ
れにより、外部回路３の出力用ＦＩＦＯ３２から入力用
シフトレジスタ１５に対して、図６及び図７の（ｈ）に
示すようにシリアル形式のＡビットのシフトインデータ
６１が入力用シフトクロック７３に同期して順次入力さ
れていく。

【００１７】ただし、入力用シフトクロック７３は、図
５〜図７の（ｊ）に示したようにシフトウェイト信号７
１（図５〜図７（ｄ））と外部回路３の出力用ＦＩＦＯ
３２から与えられるＦＩＦＯエンプティ信号６４（図５
〜図７（ｉ））とをＮＡＮＤし、該ＮＡＮＤにより得ら
れた信号と外部クロック４２（図５〜図７（ｃ））とを
ＯＲして得られた信号であって、ＦＩＦＯエンプティ信
号６４がactive lowになっている間（図６（ｉ）参照）
は入力用シフトクロック７３が止まり、シフトインオペ
レーションが一時待機状態となる。なお、このシフトイ
ンオペレーションは外部クロック４２に同期して進めら
れ、該外部クロック４２の周期Ｓ４から周期Ｒ３まで続
く。

【００１８】制御回路１７はシフトインしたビット数を
カウントしており、図７（ｈ）に示すようにシフトイン
データ６１としてＡビット目をシフトインさせた後、外
部クロック４２の周期Ｒ３において、既に入力したＡビ
ットのシリアルデータをパラレルデータとして入力用シ
フトレジスタ１５からデータバスアウト４４を通してプ
ロセッサ２へシステムクロック４１に同期して転送させ
るとともに、同図（ｄ）に示すようにシフトウェイト信
号７１をｌｏｗにもどしてシフトインオペレーションを
終了する。このようにしてシフトウェイト信号７１がｌ
ｏｗにもどされた後は、プロセッサ２はシフトイン命令
とシフトアウト命令との双方の実行が許される。

【００１９】

【発明が解決しようとする課題】上記従来のシリアルポ
ート回路１は、出力用シフトレジスタ１１又は入力用シ
フトレジスタ１５のいずれか一方のみを動作させる構成
であった。つまり、シフトアウトオペレーションとシフ
トインオペレーションとの同時実行が不可能であったの
で、シフトアウトオペレーション中は前記のとおりプロ
セッサ２によるシフトイン命令の実行が待たされ、シフ
トインオペレーション中は逆にシフトアウト命令の実行
が待たされることになって、命令実行の速度が遅くなる
という問題があった。

【００２０】また、１回のシフトアウトオペレーション
で取り扱えるビット数と１回のシフトインオペレーショ
ンで取り扱えるビット数とがいずれも前記のとおりＡ
（Ａ：一定値）に固定されていたので、プロセッサ２と
外部回路３との間でＡとは異なるビット数のデータ授受
を行ないたい場合でもＡビット単位のデータ転送を実行
せざるを得ず、出力用シフトレジスタ１１又は入力用シ
フトレジスタ１５におけるデータシフトに無駄が生じる
問題もあった。

【００２１】特に、デジタル画像情報のデータ通信の場
合のようにプロセッサ２と外部回路３との間で大量のデ
ータをリアルタイムに高速転送する必要がある場合に
は、上記２つの問題が重大な障害になっていた。

【００２２】本発明の目的は、シフトアウトオペレーシ
ョンとシフトインオペレーションとの同時実行と、これ
らのオペレーションの各々における任意ビット数のデー
タの取り扱いとを可能にすることにある。

【００２３】

【課題を解決するための手段】上記の課題を解決するた
め本発明は、プロセッサと外部回路との間に介在し、プ
ロセッサから与えられた複数ビットのパラレルデータを
同じビット数のシリアルデータに変換して該シリアルデ
ータを外部回路へ与えるとともに、外部回路から与えら
れた複数ビットのシリアルデータを同じビット数のパラ
レルデータに変換して該パラレルデータをプロセッサへ
与えるためのシリアルポート回路であることを前提と
し、シフトアウトオペレーション用のシフトレジスタと
該シフトアウトオペレーションの終了を検知するための
任意値の設定が可能なデクリメントカウンタとを設ける
とともに、これとは独立のシフトインオペレーション用
のシフトレジスタと該シフトインオペレーションの終了
を検知するための任意値の設定が可能なデクリメントカ
ウンタとを設け、シフトアウトの実行中であることを示
すシフトアウトビジー信号とシフトインの実行中である
ことを示すシフトインビジー信号とを分けた構成を採用
したものである。

【００２４】具体的に説明すると、請求項１の発明は、
次のような出力用シフトレジスタ、出力用デクリメント
カウンタ、入力用シフトレジスタ、入力用デクリメント
カウンタ及び制御装置を備えた構成を採用したものであ
る。すなわち、本発明の出力用シフトレジスタは、プロ
セッサから与えられた複数ビットのパラレルデータをラ
ッチし、該ラッチした複数ビットのパラレルデータを出
力用シフトクロックが与えられる毎に１ビットずつ順次
外部回路へシリアルデータとして与えるものである。出
力用デクリメントカウンタは、プロセッサから与えられ
た出力すべきシリアルデータのビット数をラッチし、該
ラッチしたビット数を前記出力用シフトクロックが与え
られる毎に１ずつ減じていき、出力すべきビット数のシ
リアルデータの出力が終了したときに出力カウント終了
信号を出力するものである。一方、入力用シフトレジス
タは、外部回路から与えられる複数ビットのシリアルデ
ータを入力用シフトクロックが与えられる毎に１ビット
ずつ順次入力するものである。入力用デクリメントカウ
ンタは、プロセッサから与えられた入力すべきシリアル
データのビット数をラッチし、該ラッチしたビット数を
前記入力用シフトクロックが与えられる毎に１ずつ減じ
ていき、入力すべきビット数のシリアルデータの入力が
終了したときに入力カウント終了信号を出力するもので
ある。

【００２５】さらに、請求項１の発明の制御回路は、シ
リアルデータを出力するよう指示する命令オペランド信
号がプロセッサから与えられたときは、前記出力カウン
ト終了信号の入力を受けるまでの間のみ出力用シフトレ
ジスタと出力用デクリメントカウンタとに対する出力用
シフトクロックの出力を継続し、かつ該出力カウント終
了信号の入力を受けるまでの間、シリアルデータを出力
するよう指示する命令オペランド信号の再出力を禁止す
るためのシフトアウトビジー信号をプロセッサに対して
出力する一方で、シリアルデータを入力するよう指示す
る命令オペランド信号がプロセッサから与えられたとき
は、前記入力カウント終了信号の入力を受けるまでの間
のみ入力用シフトレジスタと入力用デクリメントカウン
タとに対する入力用シフトクロックの出力を継続し、か
つ該入力カウント終了信号の入力を受けるまでの間、シ
リアルデータを入力するよう指示する命令オペランド信
号の再出力を禁止するためのシフトインビジー信号をプ
ロセッサに対して出力し、かつ該入力カウント終了信号
の入力を受けた際には入力用シフトレジスタに入力され
ている複数ビットのシリアルデータをパラレルデータと
してプロセッサへ出力させるものである。

【００２６】また、請求項２の発明は、前記制御回路か
ら前記出力用シフトレジスタ及び出力用デクリメントカ
ウンタと同様に出力用シフトクロックが与えられ、複数
回のシリアルデータの出力について出力済みのビット数
を積算するために該出力用シフトクロックが与えられる
毎にカウント値を１ずつ増していくインクリメントカウ
ンタをさらに備えた構成を採用したものである。

【００２７】

【作用】請求項１の発明によれば、シフトアウトオペレ
ーションは次のようにして進められる。すなわち、まず
プロセッサから与えられた複数ビットのパラレルデータ
が出力用シフトレジスタにラッチされ、出力すべきシリ
アルデータのビット数すなわち出力ビット数が出力用デ
クリメントカウンタにラッチされる。制御回路は、シリ
アルデータを出力するよう指示する命令オペランド信号
をプロセッサから受け取ると、シリアルデータを出力す
るよう指示する命令オペランド信号の再出力を禁止する
ためのシフトアウトビジー信号をプロセッサに対して出
力する一方で、出力用シフトレジスタと出力用デクリメ
ントカウンタとに対する出力用シフトクロックの出力を
開始する。該出力用シフトクロックが与えられた出力用
シフトレジスタは、先にラッチしておいた複数ビットの
パラレルデータを出力用シフトクロックが与えられる毎
に１ビットずつ順次外部回路へシリアルデータとして出
力する。一方、同様に出力用シフトクロックが与えられ
た出力用デクリメントカウンタは、先にラッチしておい
た出力ビット数を出力用シフトクロックが与えられる毎
に１ずつ減じていき、出力すべきビット数のシリアルデ
ータの出力が終了したときに出力カウント終了信号を出
力する。制御回路は、出力用デクリメントカウンタから
出力カウント終了信号の入力を受けると、前記出力用シ
フトクロックの出力を停止するとともに、シリアルデー
タを出力するよう指示する命令オペランド信号のプロセ
ッサによる再出力を許可するために前記シフトアウトビ
ジー信号の出力を停止する。

【００２８】一方、シフトインオペレーションは、以上
のシフトアウトオペレーションと並行して次のようにし
て進められる。すなわち、まずプロセッサから与えられ
た入力すべきシリアルデータのビット数すなわち入力ビ
ット数が入力用デクリメントカウンタにラッチされる。
制御回路は、シリアルデータを入力するよう指示する命
令オペランド信号をプロセッサから受け取ると、シリア
ルデータを出力するよう指示する命令オペランド信号の
再出力を禁止するためのシフトインビジー信号をプロセ
ッサに対して出力する一方で、入力用シフトレジスタと
入力用デクリメントカウンタとに対する入力用シフトク
ロックの出力を開始する。該入力用シフトクロックが与
えられた入力用シフトレジスタは、外部回路から与えら
れる複数ビットのシリアルデータを入力用シフトクロッ
クが与えられる毎に１ビットずつ順次入力していく。一
方、同様に入力用シフトクロックが与えられた入力用デ
クリメントカウンタは、先にラッチしておいた入力ビッ
ト数を入力用シフトクロックが与えられる毎に１ずつ減
じていき、入力すべきビット数のシリアルデータの出力
が終了したときに入力カウント終了信号を出力する。制
御回路は、入力用デクリメントカウンタから入力カウン
ト終了信号の入力を受けると、前記入力用シフトクロッ
クの出力を停止し、既に入力用シフトレジスタに入力さ
れている複数ビットのシリアルデータをパラレルデータ
としてプロセッサへ出力させるとともに、シリアルデー
タを入力するよう指示する命令オペランド信号のプロセ
ッサによる再出力を許可するために前記シフトインビジ
ー信号の出力を停止する。

【００２９】以上のとおり請求項１の発明によれば、プ
ロセッサはシフトアウトビジー信号を受けている間でも
シフトイン命令の実行によりシリアルデータを入力する
よう指示する命令オペランド信号をシリアルポート回路
に与えることができ、シフトインビジー信号を受けてい
る間でもシフトアウト命令の実行によりシリアルデータ
を出力するよう指示する命令オペランド信号をシリアル
ポート回路に与えることができる。つまり、シフトアウ
トオペレーションとシフトインオペレーションとの同時
実行が可能である。また、１回のシフトアウトオペレー
ションで取り扱えるビット数と１回のシフトインオペレ
ーションで取り扱えるビット数とが各々任意である。

【００３０】また、請求項２の発明によれば、制御回路
から出力される出力用シフトクロックが出力用シフトレ
ジスタ及び出力用デクリメントカウンタだけでなくイン
クリメントカウンタにも与えられ、該インクリメントカ
ウンタは複数回のシリアルデータ出力について出力済み
のビット数を積算するように出力用シフトクロックが与
えられる毎に自己のカウント値を１ずつ増していく。該
インクリメントカウンタの積算されたカウント値を利用
すれば、外部回路への転送済みのデータ量をプロセッサ
へ常にフィードバックすることができ、データ出力量の
調節が実現可能になる。

【００３１】

【実施例】図１は、本発明の実施例に係るシリアルポー
ト回路とその外部接続とを示したブロック図である。同
図中のシリアルポート回路１もプロセッサ２と外部回路
３との間に介在するものであるが、従来とは違って出力
用シフトレジスタ１１、出力用デクリメントカウンタ１
２、インクリメントカウンタ１３、制御回路１４、入力
用シフトレジスタ１５及び入力用デクリメントカウンタ
１６により構成されている。プロセッサ２と外部回路３
との構成は従来と同様であるので説明は省略する。

【００３２】同図中の４１はシリアルポート回路１の出
力用シフトレジスタ１１、出力用デクリメントカウンタ
１２、インクリメントカウンタ１３、制御回路１４、入
力用シフトレジスタ１５及び入力用デクリメントカウン
タ１６に各々与えられるプロセッサ２と共通のシステム
クロックであり、４２はシリアルポート回路１の制御回
路１４に与えられる外部クロックである。４３はシリア
ルポート回路１の出力用シフトレジスタ１１がプロセッ
サ２からシリアルデータとして出力すべきパラレルデー
タを受け取り、かつ出力用デクリメントカウンタ１２及
び入力用デクリメントカウンタ１６が各々出力ビット数
及び入力ビット数の設定データをそれぞれ受け取るため
のデータバスインであり、４４はシリアルポート回路１
の入力用シフトレジスタ１５がプロセッサ２へパラレル
データを受け渡すためのデータバスアウトである。４５
は、シリアルポート回路１の制御回路１４がプロセッサ
２のデコーダ２１から受け取る命令オペランド信号であ
って、該デコーダ２１による命令オペランドのデコード
結果を示すものである。４８はシリアルポート回路１が
シフトアウトオペレーション中であることをプロセッサ
２のシーケンサ２２に伝えるためのシフトアウトビジー
信号であり、６２はシリアルポート回路１がシフトイン
オペレーション中であることを該シーケンサ２２に伝え
るためのシフトインビジー信号である。

【００３３】シリアルポート回路１において、５１は制
御回路１４が出力用シフトレジスタ１１、出力用デクリ
メントカウンタ１２及びインクリメントカウンタ１３に
各々与える出力用シフトクロックであり、６５は該制御
回路１４が入力用シフトレジスタ１５及び入力用デクリ
メントカウンタ１６に各々に与える入力用シフトクロッ
クである。４９は出力用デクリメントカウンタ１２がカ
ウント値を１ずつ減じていった際に該カウント値が
“１”になったときに制御回路１４に与えられる出力カ
ウント終了信号であり、６３は入力用デクリメントカウ
ンタ１６がカウント値を１ずつ減じていった際に該カウ
ント値が“１”になったときに制御回路１４に与えられ
る入力カウント終了信号である。４７は、複数のシフト
アウト命令にしたがって出力したシリアルデータの出力
済みのビット数を積算するためのインクリメントカウン
タ１３のカウント出力である。

【００３４】４６はシリアルポート回路１の出力用シフ
トレジスタ１１が外部回路３の入力用ＦＩＦＯ３１へ受
け渡すシリアル形式のシフトアウトデータであり、６１
はシリアルポート回路１の入力用シフトレジスタ１５が
外部回路３の出力用ＦＩＦＯ３２から受け取るシリアル
形式のシフトインデータである。５０は外部回路３の入
力用ＦＩＦＯ３１がフルになったときに該入力用ＦＩＦ
Ｏ３１からシリアルポート回路１の制御回路１４に与え
られるＦＩＦＯフル信号であり、６４は外部回路３の出
力用ＦＩＦＯ３２がエンプティになったときに該出力用
ＦＩＦＯ３２からシリアルポート回路１の制御回路１４
に与えられるＦＩＦＯエンプティ信号である。

【００３５】以上の構成の本実施例に係るシリアルポー
ト回路１の動作を、図２及び図３に示した動作タイミン
グ図を参照しながら説明する。

【００３６】システムクロック４１はｔ１〜ｔ１４（図
２（ｂ））及びｓ１〜ｓ６（図３（ｂ））の各周期を有
し、外部クロック４２はＴ１〜Ｔ５（図２（ｃ））及び
Ｓ１〜Ｓ３（図３（ｃ））の各周期を有する。

【００３７】図２及び図３の（ａ）は、システムクロッ
ク４１に同期したプロセッサ２による各種命令の実行ス
テージを示したものである。図２（ａ）において、Ｉ１
はシリアルデータとして出力すべき任意のａビット
（ａ：可変値）のパラレルデータを出力用シフトレジス
タ１１にラッチさせるための命令の実行、Ｉ２は該出力
ビット数ａを出力用デクリメントカウンタ１２に設定す
るための命令の実行、Ｉ３は入力用シフトレジスタ１５
に対する初期設定の実行、Ｉ４は入力すべきシリアルデ
ータの任意のビット数ｃ（ｃ：可変値）を入力用デクリ
メントカウンタ１６に設定するための命令の実行、Ｉ５
はシリアルポート回路１に対して外部回路３へのシリア
ルデータ出力を開始するように指示を与えるためのシフ
トアウト命令の実行、Ｉ６はシリアルポート回路１に対
して外部回路３からのシリアルデータ入力を開始するよ
うに指示を与えるためのシフトイン命令の実行を各々表
わしている。Ｉ７〜Ｉ１４（図２（ａ））及びＪ１〜Ｊ
６（図３（ａ））は、各々他の命令の実行を表わしてい
る。

【００３８】図２中のシステムクロック４１の周期ｔ１
では、シリアルデータとして出力すべきａビットのパラ
レルデータがプロセッサ２からデータバスイン４３を通
してシリアルポート回路１の出力用シフトレジスタ１１
に与えられ、該出力用シフトレジスタ１１は与えられた
パラレルデータをシステムクロック４１に同期してラッ
チする。引き続く周期ｔ２では、該出力ビット数ａがプ
ロセッサ２からデータバスイン４３を通してシリアルポ
ート回路１の出力用デクリメントカウンタ１２に与えら
れ、該出力用デクリメントカウンタ１２は与えられたビ
ット数ａをシステムクロック４１に同期してラッチす
る。周期ｔ３では、プロセッサ２により入力用シフトレ
ジスタ１５が初期設定される。周期ｔ４では、入力すべ
きシリアルデータのビット数ｃがプロセッサ２からデー
タバスイン４３を通してシリアルポート回路１の入力用
デクリメントカウンタ１６に与えられ、該入力用デクリ
メントカウンタ１６は与えられたビット数ｃをシステム
クロック４１に同期してラッチする。なお、インクリメ
ントカウンタ１３は、プロセッサ２の特定の命令実行に
よって予め“０”にリセットされており、先のシフトア
ウトオペレーション時にインクリメントされて周期ｔ１
の時点ではカウント値が（ｂ−１）になっているものと
する。

【００３９】以上の準備の後、引き続く周期ｔ５におい
てシフトアウト命令が実行されると、該命令のオペラン
ドがデコーダ２１によってデコードされ、シリアルポー
ト回路１の制御回路１４はシリアルデータを出力するよ
う指示する命令オペランド信号４５として該デコードの
結果をシステムクロック４１に同期して受け取ってこれ
を保持する。該保持内容は、デコード２１から他の命令
オペランド信号が出力されても変更されない。制御回路
１４は、シリアルデータを出力するよう指示する命令オ
ペランド信号４５を保持すると、直ちにシフトアウトビ
ジー信号４８（同図（ｇ））をactive high にすること
によって、シリアルポート回路１がシフトアウトオペレ
ーションに入ったことをプロセッサ２のシーケンサ２２
に伝える。シーケンサ２２にｈｉｇｈレベルのシフトア
ウトビジー信号４８を受けたプロセッサ２は、シフトア
ウト命令の再実行が禁止されるけれども従来とは違って
シフトイン命令の実行が禁止されることはない。

【００４０】一方、システムクロック４１の周期ｔ５に
おいて前記のとおりシリアルデータを出力するよう指示
する命令オペランド信号４５を受けた制御回路１４は、
出力用シフトクロック５１の出力を開始する（同図
（ｊ）参照）。これを受けて出力用シフトレジスタ１１
は、周期ｔ１においてラッチしておいた前記ａビットの
パラレルデータを出力用シフトクロック５１が与えられ
る毎に１ビットずつ順次シフトアウトしていく。これに
より、出力用シフトレジスタ１１から外部回路３の入力
用ＦＩＦＯ３１に対して、図２及び図３の（ｄ）に示す
ようにａビットのシフトアウトデータ４６が出力用シフ
トクロック５１に同期してシリアル形式で順次出力され
ていく。ただし、同じ出力用シフトクロック５１が前記
のとおり出力用デクリメントカウンタ１２及びインクリ
メントカウンタ１３にも与えられ、出力用デクリメント
カウンタ１２は周期ｔ２においてラッチしておいた出力
ビット数ａが図２及び図３の（ｅ）に示すように出力用
シフトクロック５１が与えられる毎に１ずつ減じられ、
インクリメントカウンタ１３は図２及び図３の（ｆ）に
示すように出力用シフトクロック５１が与えられる毎に
カウント値が１ずつ増していく。

【００４１】なお、出力用シフトクロック５１は、図２
及び図３の（ｊ）に示したようにシフトアウトビジー信
号４８（図２及び図３（ｇ））の反転信号と外部クロッ
ク４２（図２及び図３（ｃ））と外部回路３の入力用Ｆ
ＩＦＯ３１から与えられるＦＩＦＯフル信号５０（図２
及び図３（ｉ））の反転信号との三者をＯＲして得られ
た信号であって、ＦＩＦＯフル信号５０がactive lowに
なっている間（図２（ｉ）参照）は出力用シフトクロッ
ク５１が止まり、シフトアウトオペレーションが一時待
機状態となる。前記のとおりシフトアウトオペレーショ
ン中はプロセッサ２によるシフトアウト命令の再実行が
禁止されているだけでなく、ＦＩＦＯフル信号５０がac
tive lowになっている間は該シフトアウトオペレーショ
ンが一時待機状態となるので、外部回路３の入力用ＦＩ
ＦＯ３１にオーバーフローが生じることはない。このシ
フトアウトオペレーションは外部クロック４２に同期し
て進められ、該外部クロック４２の周期Ｔ１から周期Ｓ
３まで続く。

【００４２】出力用デクリメントカウンタ１２は、当該
シフトアウト命令について１ビットのシフトアウトが行
なわれる毎に出力用シフトクロック５１に同期して１ず
つデクリメントされ、外部クロック４２の周期Ｓ２にお
いて、出力用シフトレジスタ１１がシフトアウトデータ
４６としてａビット目をシフトアウト（図３（ｄ）参
照）した際にカウント値が“１”になったとき（同図
（ｅ）参照）、出力用シフトクロック５１に同期して出
力カウント終了信号４９をactive high にする（同図
（ｈ）参照）。ｈｉｇｈレベルの出力カウント終了信号
４９を受けた制御回路１４は、引き続く周期Ｓ３におい
てシフトアウトビジー信号４８をｌｏｗにもどしてシフ
トアウトオペレーションを終了する（同図（ｇ）参
照）。

【００４３】一方、インクリメントカウンタ１３は、複
数のシフトアウト命令についてシフトクロック５１に同
期してシリアルデータの出力済みのビット数を積算して
おり、出力用シフトレジスタ１１がシフトアウトデータ
４６としてａビット目をシフトアウトした時点で同図
（ｆ）に示すようにカウント出力４７としてカウント値
（ｂ＋ａ）を出力することとなる。該インクリメントカ
ウンタ１３のカウント出力４７をプロセッサ２へフィー
ドバックすれば、外部回路３への転送済みのデータ量を
プロセッサ２が常に管理できるようになり、データ出力
量の調節が実現可能になる。

【００４４】さて、従来はシリアルポート回路１のシフ
トアウトオペレーションが終了するまでプロセッサ２に
よるシフトイン命令の実行は禁止されていたが、本実施
例では、システムクロック４１の周期ｔ５においてシフ
トアウト命令が実行されてシフトアウトオペレーション
が開始した直後の周期ｔ６であってもシフトイン命令を
実行することができる。つまり、上記シフトアウトオペ
レーションと以下のシフトインオペレーションとの同時
実行が可能なのである。

【００４５】システムクロック４１の周期ｔ３における
前記入力用シフトレジスタ１５の初期設定に対応して周
期ｔ６においてシフトイン命令が実行されると、まず該
命令のオペランドがデコーダ２１によってデコードさ
れ、シリアルポート回路１の制御回路１４はシリアルデ
ータを入力するよう指示する命令オペランド信号４５と
して該デコードの結果をシステムクロック４１に同期し
て受け取り、前記シリアルデータを出力するよう指示す
る命令オペランド信号とは別にこれを保持する。該保持
内容は、デコード２１から他の命令オペランド信号が出
力されても変更されない。制御回路１４は、シリアルデ
ータを入力するよう指示する命令オペランド信号４５を
保持すると、直ちにシフトインビジー信号６２（図２
（ｍ））をactive high にすることによって、シリアル
ポート回路１がシフトインオペレーションに入ったこと
をプロセッサ２のシーケンサ２２に伝える。シーケンサ
２２にｈｉｇｈレベルのシフトインビジー信号６２を受
けたプロセッサ２は、シフトイン命令の再実行が禁止さ
れる。

【００４６】一方、システムクロック４１の周期ｔ６に
おいて前記のとおりシリアルデータを入力するよう指示
する命令オペランド信号４５を受けた制御回路１４は、
入力用シフトクロック６５の出力を開始する（同図
（ｐ）参照）。これを受けて入力用シフトレジスタ１５
は、外部回路３の出力用ＦＩＦＯ３２から順次与えられ
るｃビットのシリアルデータを該入力用シフトクロック
６５が与えられる毎に順次シフトさせながら１ビットず
つ入力する。これにより、外部回路３の出力用ＦＩＦＯ
３２から入力用シフトレジスタ１５に対して、図２及び
図３の（ｋ）に示すようにシリアル形式のｃビットのシ
フトインデータ６１が入力用シフトクロック６５に同期
して順次入力されていく。ただし、同じ入力用シフトク
ロック６５が前記のとおり入力用デクリメントカウンタ
１６にも与えられ、入力用デクリメントカウンタ１６は
周期ｔ４においてラッチしておいたビット数ｃを図２及
び図３の（ｌ）に示すように入力用シフトクロック６５
が与えられる毎に１ずつ減じていく。

【００４７】なお、入力用シフトクロック６５は、図２
及び図３の（ｐ）に示したようにシフトインビジー信号
６２（図２及び図３（ｍ））の反転信号と外部クロック
４２（図２及び図３（ｃ））と外部回路３の出力用ＦＩ
ＦＯ３２から与えられるＦＩＦＯエンプティ信号６４
（図２及び図３（ｏ））の反転信号との三者をＯＲして
得られた信号であって、ＦＩＦＯエンプティ信号６４が
active lowになっている間（図２（ｏ）参照）は入力用
シフトクロック６５が止まり、シフトインオペレーショ
ンが一時待機状態となる。なお、このシフトインオペレ
ーションは外部クロック４２に同期して進められ、該外
部クロック４２の周期Ｔ２から周期Ｓ３まで続く。

【００４８】入力用デクリメントカウンタ１６は、前記
のとおり当該シフトイン命令について１ビットのシフト
インが行なわれる毎に入力用シフトクロック６５に同期
して１ずつデクリメントされ、外部クロック４２の周期
Ｓ２において、入力用シフトレジスタ１５がシフトイン
データ６１としてｃビット目をシフトイン（図３（ｋ）
参照）した際にカウント値が“１”になったとき（同図
（ｌ）参照）、入力用シフトクロック６５に同期して入
力カウント終了信号６３をactive high にする（同図
（ｎ）参照）。ｈｉｇｈレベルの入力カウント終了信号
６３を受けた制御回路１４は、引き続く周期Ｓ３におい
て、既に入力したｃビットのシリアルデータをパラレル
データとして入力用シフトレジスタ１５からデータバス
アウト４４を通してプロセッサ２へシステムクロック４
１に同期して転送させるとともに、シフトインビジー信
号６２をｌｏｗにもどしてシフトインオペレーションを
終了する（同図（ｍ）参照）。

【００４９】以上のようにしてシフトアウトビジー信号
４８とシフトインビジー信号６２との双方がｌｏｗにも
どされた後は、プロセッサ２はシフトアウト命令とシフ
トイン命令との双方の実行が許される。

【００５０】

【発明の効果】以上説明してきたとおり請求項１の発明
によれば、シフトアウトオペレーション用のシフトレジ
スタと該シフトアウトオペレーションの終了を検知する
ためのデクリメントカウンタとを設けるとともに、これ
とは独立のシフトインオペレーション用のシフトレジス
タと該シフトインオペレーションの終了を検知するため
のデクリメントカウンタとを設け、シフトアウト実行中
であることを示すシフトアウトビジー信号とシフトイン
実行中であることを示すシフトインビジー信号とを分け
た構成を採用したので、シフトアウトオペレーションと
シフトインオペレーションとの同時実行が可能である。
つまり、シフトアウトオペレーション中であってもプロ
セッサのシフトイン命令の実行が待たされることはな
く、シフトインオペレーション中であってもシフトアウ
ト命令の実行が待たされることもないので、命令実行の
速度が上がり、システムの全体の処理時間が短縮され
る。

【００５１】しかも、出力用及び入力用の各々のデクリ
メントカウンタにそれぞれ任意値を設定することができ
るので、１回のシフトアウトオペレーションで取り扱え
るビット数と１回のシフトインオペレーションで取り扱
えるビット数とがいずれも任意となる。したがって、従
来とは違って出力用シフトレジスタ及び入力用シフトレ
ジスタにおける無駄なデータシフトがなくなり、様々な
シフトビット数を必要とするデータ転送に柔軟に対応す
ることができる。つまり、プロセッサと外部回路との間
の高速かつ効率的なデータ転送の実現が可能になり、デ
ジタル画像情報のデータ通信の場合のようにプロセッサ
と外部回路との間で大量のデータをリアルタイムに高速
転送する必要がある場合に適したシリアルポート回路を
提供することができる。

【００５２】また、請求項２の発明によれば、複数回の
シリアルデータの出力について出力済みのビット数を積
算するために出力用シフトクロックが与えられる毎にカ
ウント値を１ずつ増していくインクリメントカウンタを
さらに備えた構成を採用したので、該インクリメントカ
ウンタの積算されたカウント値の利用により、外部回路
への転送済みのデータ量をプロセッサへ常にフィードバ
ックすることができ、データ出力量の調節が実現可能に
なる。

【図面の簡単な説明】

【図１】 本発明の実施例に係るシリアルポート回路と
その外部接続とを示したブロック図である。

【図２】 図１のシリアルポート回路の動作タイミング
図である。

【図３】 図１のシリアルポート回路の図２に続く動作
タイミング図である。

【図４】 従来のシリアルポート回路とその外部接続と
を示したブロック図である。

【図５】 図４のシリアルポート回路の動作タイミング
図である。

【図６】 図４のシリアルポート回路の図５に続く動作
タイミング図である。

【図７】 図４のシリアルポート回路の図６に続く動作
タイミング図である。

【符号の説明】

１…シリアルポート回路 ２…プロセッサ ３…外部回路 １１…出力用シフトレジスタ １２…出力用デクリメントカウンタ １３…インクリメントカウンタ １４…制御回路 １５…入力用シフトレジスタ １６…入力用デクリメントカウンタ １７…制御回路 ２１…デコーダ ２２…シーケンサ ３１…入力用ＦＩＦＯ ３２…出力用ＦＩＦＯ ４１…システムクロック ４２…外部クロック ４３…データバスイン ４４…データバスアウト ４５…命令オペランド信号 ４６…シフトアウトデータ ４７…インクリメントカウンタ１３のカウント出力 ４８…シフトアウトビジー信号 ４９…出力カウント終了信号 ５０…ＦＩＦＯフル信号 ５１…出力用シフトクロック ６１…シフトインデータ ６２…シフトインビジー信号 ６３…入力カウント終了信号 ６４…ＦＩＦＯエンプティ信号 ６５…入力用シフトクロック ７１…シフトウェイト信号 ７２…出力用シフトクロック ７３…入力用シフトクロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 敏之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 大谷 昭彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 児玉 久 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プロセッサと外部回路との間に介在し、
   前記プロセッサから与えられた複数ビットのパラレルデ
   ータを同じビット数のシリアルデータに変換して該シリ
   アルデータを前記外部回路へ与えるとともに、前記外部
   回路から与えられた複数ビットのシリアルデータを同じ
   ビット数のパラレルデータに変換して該パラレルデータ
   を前記プロセッサへ与えるためのシリアルポート回路で
   あって、 前記プロセッサから与えられた複数ビットのパラレルデ
   ータをラッチし、該ラッチした複数ビットのパラレルデ
   ータを出力用シフトクロックが与えられる毎に１ビット
   ずつ順次前記外部回路へシリアルデータとして与える出
   力用シフトレジスタと、 前記プロセッサから与えられた出力すべきシリアルデー
   タのビット数をラッチし、該ラッチしたビット数を前記
   出力用シフトクロックが与えられる毎に１ずつ減じてい
   き、前記出力すべきビット数のシリアルデータの出力が
   終了したときに出力カウント終了信号を出力する出力用
   デクリメントカウンタと、 前記外部回路から与えられる複数ビットのシリアルデー
   タを入力用シフトクロックが与えられる毎に１ビットず
   つ順次入力する入力用シフトレジスタと、 前記プロセッサから与えられた入力すべきシリアルデー
   タのビット数をラッチし、該ラッチしたビット数を前記
   入力用シフトクロックが与えられる毎に１ずつ減じてい
   き、前記入力すべきビット数のシリアルデータの入力が
   終了したときに入力カウント終了信号を出力する入力用
   デクリメントカウンタと、 シリアルデータを出力するよう指示する命令オペランド
   信号が前記プロセッサから与えられたときは、前記出力
   カウント終了信号の入力を受けるまでの間のみ前記出力
   用シフトレジスタと出力用デクリメントカウンタとに対
   する出力用シフトクロックの出力を継続し、かつ該出力
   カウント終了信号の入力を受けるまでの間、シリアルデ
   ータを出力するよう指示する命令オペランド信号の再出
   力を禁止するためのシフトアウトビジー信号を該プロセ
   ッサに対して出力するとともに、 シリアルデータを入力するよう指示する命令オペランド
   信号が該プロセッサから与えられたときは、前記入力カ
   ウント終了信号の入力を受けるまでの間のみ前記入力用
   シフトレジスタと入力用デクリメントカウンタとに対す
   る入力用シフトクロックの出力を継続し、かつ該入力カ
   ウント終了信号の入力を受けるまでの間、シリアルデー
   タを入力するよう指示する命令オペランド信号の再出力
   を禁止するためのシフトインビジー信号を該プロセッサ
   に対して出力し、かつ該入力カウント終了信号の入力を
   受けた際には前記入力用シフトレジスタに入力されてい
   る複数ビットのシリアルデータをパラレルデータとして
   前記プロセッサへ出力させる制御回路とを備えたことを
   特徴とするシリアルポート回路。
2. 【請求項２】 請求項１記載のシリアルポート回路にお
   いて、 前記制御回路から前記出力用シフトクロックが与えら
   れ、複数回のシリアルデータの出力について出力済みの
   ビット数を積算するために該出力用シフトクロックが与
   えられる毎にカウント値を１ずつ増していくインクリメ
   ントカウンタをさらに備えたことを特徴とするシリアル
   ポート回路。