JPH0522397B2 - - Google Patents
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- JPH0522397B2 JPH0522397B2 JP58115476A JP11547683A JPH0522397B2 JP H0522397 B2 JPH0522397 B2 JP H0522397B2 JP 58115476 A JP58115476 A JP 58115476A JP 11547683 A JP11547683 A JP 11547683A JP H0522397 B2 JPH0522397 B2 JP H0522397B2
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- JP
- Japan
- Prior art keywords
- island region
- ion implantation
- impurity concentration
- type
- vertical transfer
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/15—Charge-coupled device [CCD] image sensors
- H10F39/153—Two-dimensional or three-dimensional array CCD image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、固体撮像素子特にインターライン転
送形CCD固体撮像素子の製法に関する。
送形CCD固体撮像素子の製法に関する。
背景技術とその問題点
カラーカメラへの応用を目的とした固体撮像素
子は実用段階に入つており、活発な開発が行なわ
れている。固体撮像素子を用いたカメラは、現在
実用化されているチユーブ方式のカメラと比較す
ると、解像度、感度等に問題があり、特に特性的
に改善すべき点としてスミアの低減化がある。即
ち、インターライン転送形のCCD固体撮像素子
においては、第１図で示すようにセンサ部１から
光２が入り、半導体基体３の深部で光電変換され
た電荷４が垂直転送レジスタ部５の埋込みチヤン
ネル層６内に取り入れられた場合にスミアが発生
する。尚、図中、７はSiO2等の絶縁膜、８は透
明センサ電極、９は転送電極、１０はAl等によ
る遮光層である。このスミアの低減化を図る方法
としては、第２図に示すように垂直転送レジスタ
部５の例えばＮ形の埋込チヤンネル層６の下部を
Ｐ形の島領域１１で囲みスミア電荷４に対する障
壁を形成する方法がある。なお、半導体基体内に
再結合中心を高密度に形成して基体内でスミア電
荷を除去するイントリンスイツク・ゲツター方
式、駆動回路を改良して垂直転送レジスタ部内の
電荷をはき出してしまう方式等も知られている。
子は実用段階に入つており、活発な開発が行なわ
れている。固体撮像素子を用いたカメラは、現在
実用化されているチユーブ方式のカメラと比較す
ると、解像度、感度等に問題があり、特に特性的
に改善すべき点としてスミアの低減化がある。即
ち、インターライン転送形のCCD固体撮像素子
においては、第１図で示すようにセンサ部１から
光２が入り、半導体基体３の深部で光電変換され
た電荷４が垂直転送レジスタ部５の埋込みチヤン
ネル層６内に取り入れられた場合にスミアが発生
する。尚、図中、７はSiO2等の絶縁膜、８は透
明センサ電極、９は転送電極、１０はAl等によ
る遮光層である。このスミアの低減化を図る方法
としては、第２図に示すように垂直転送レジスタ
部５の例えばＮ形の埋込チヤンネル層６の下部を
Ｐ形の島領域１１で囲みスミア電荷４に対する障
壁を形成する方法がある。なお、半導体基体内に
再結合中心を高密度に形成して基体内でスミア電
荷を除去するイントリンスイツク・ゲツター方
式、駆動回路を改良して垂直転送レジスタ部内の
電荷をはき出してしまう方式等も知られている。
ところで、第２図の構成によるスミア低減化法
では、センサ部１と垂直転送レジスタ部５の下の
島領域１１の不純物濃度が同一であると、センサ
部の下部で生じた電荷が横方向に拡散し、スミア
成分が多くなる。従つて、センサ部下の島領域の
不純物濃度を垂直転送レジスタ部下の島領域の不
純物濃度より低くして障壁を形成する必要があ
る。一方、例えばＰ形半導体基体にＰ形島領域を
形成した場合、スミア電荷に対して障壁となるた
めにはＰ形島領域の不純物濃度は基体濃度より高
くしておく必要があり、少くとも数kT以上（ｋ
はボルツマン定数、Ｔは絶対温度）の障壁が必要
である。通常Ｐ形島領域を形成する方法として
は、不純物濃度、深さ制御の点からイオン注入法
が用いられる。
では、センサ部１と垂直転送レジスタ部５の下の
島領域１１の不純物濃度が同一であると、センサ
部の下部で生じた電荷が横方向に拡散し、スミア
成分が多くなる。従つて、センサ部下の島領域の
不純物濃度を垂直転送レジスタ部下の島領域の不
純物濃度より低くして障壁を形成する必要があ
る。一方、例えばＰ形半導体基体にＰ形島領域を
形成した場合、スミア電荷に対して障壁となるた
めにはＰ形島領域の不純物濃度は基体濃度より高
くしておく必要があり、少くとも数kT以上（ｋ
はボルツマン定数、Ｔは絶対温度）の障壁が必要
である。通常Ｐ形島領域を形成する方法として
は、不純物濃度、深さ制御の点からイオン注入法
が用いられる。
第３図はスミア低減化法として島領域を用いた
従来のCCD固体撮像素子の製法を示す。この例
では、まず例えばＰ形のシリコン半導体基体２１
の一主面上にイオン注入用マスクとなる酸化膜２
２を被着形成し、（第１図Ａ参照）、この酸化膜２
２の垂直転送レジスタ部に対応する部分のみホト
レジスト層２３をマスクに選択的エツチングする
（第３図Ｂ参照）。イオン注入条件としては島領域
の深さを大にすることが必要なので、注入エネル
ギーを300KeV以上にする必要がある。その為に
酸化膜２２のみではイオン注入用マスクとして不
十分なのでパターン形成したときのホトレジスト
層２３も残す。次に、ボロンをイオン注入してＰ
形の第１島領域２４ａを形成する（第３図Ｃ参
照）。ボロンを300KeVでイオン注入する場合、
LSS理論ではシリコン中のRPが1.0002μｍ、ΔRP
＝0.143μｍであり、SiO2中ではRP＝0.7536μｍ、
ΔRP＝0.0902μｍなので、イオン注入用マスクと
してSiO2のみだと最低1.08μｍ以上の厚さが必要
である。さらに、注入エネルギーを上げた場合に
は酸化膜（SiO2）２２及びホトレジスト層２３
の２層でも不十分となる。酸化膜２２を厚くして
いくとパターン精度は落ちる。次に、このイオン
注入後にホトレジスト層２３を剥離し、第１島領
域２４ａの深さに応じて1100℃以上の温度で長時
間の熱処理（ドライブ・イン）を施す（第３図Ｄ
参照）。次に、基体全面にCVDのSiO2膜２５を被
着し、そのSiO2膜２５のセンサ部及び垂直転送
レジスタ部を含む領域に対応する部分を選択的に
エツチング除去する（第３図Ｅ参照）。このとき
の選択エツチングにおけるパターン精度はあまり
要求されない。そして、ボロンをイオン注入して
Ｐ形の第２島領域２４ｂを形成し、熱処理（ドラ
イブ・イン）を施す（第３図Ｆ参照）。次で、第
１島領域２４ａに対応する島領域２４内に垂直転
送レジスタ部のN-形埋込みチヤンネル層２６を
形成する（第３図Ｇ参照）。なお、埋込みチヤン
ネル層２６間の第２島領域２４ｂがセンサ部形成
領域２７となる。これ以後の工程は通常と同様に
垂直転送レジスタ部上に転送電極を形成し、或は
センサ電極を形成する等CCD固体撮像素子とし
ての必要な工程が行われる。
従来のCCD固体撮像素子の製法を示す。この例
では、まず例えばＰ形のシリコン半導体基体２１
の一主面上にイオン注入用マスクとなる酸化膜２
２を被着形成し、（第１図Ａ参照）、この酸化膜２
２の垂直転送レジスタ部に対応する部分のみホト
レジスト層２３をマスクに選択的エツチングする
（第３図Ｂ参照）。イオン注入条件としては島領域
の深さを大にすることが必要なので、注入エネル
ギーを300KeV以上にする必要がある。その為に
酸化膜２２のみではイオン注入用マスクとして不
十分なのでパターン形成したときのホトレジスト
層２３も残す。次に、ボロンをイオン注入してＰ
形の第１島領域２４ａを形成する（第３図Ｃ参
照）。ボロンを300KeVでイオン注入する場合、
LSS理論ではシリコン中のRPが1.0002μｍ、ΔRP
＝0.143μｍであり、SiO2中ではRP＝0.7536μｍ、
ΔRP＝0.0902μｍなので、イオン注入用マスクと
してSiO2のみだと最低1.08μｍ以上の厚さが必要
である。さらに、注入エネルギーを上げた場合に
は酸化膜（SiO2）２２及びホトレジスト層２３
の２層でも不十分となる。酸化膜２２を厚くして
いくとパターン精度は落ちる。次に、このイオン
注入後にホトレジスト層２３を剥離し、第１島領
域２４ａの深さに応じて1100℃以上の温度で長時
間の熱処理（ドライブ・イン）を施す（第３図Ｄ
参照）。次に、基体全面にCVDのSiO2膜２５を被
着し、そのSiO2膜２５のセンサ部及び垂直転送
レジスタ部を含む領域に対応する部分を選択的に
エツチング除去する（第３図Ｅ参照）。このとき
の選択エツチングにおけるパターン精度はあまり
要求されない。そして、ボロンをイオン注入して
Ｐ形の第２島領域２４ｂを形成し、熱処理（ドラ
イブ・イン）を施す（第３図Ｆ参照）。次で、第
１島領域２４ａに対応する島領域２４内に垂直転
送レジスタ部のN-形埋込みチヤンネル層２６を
形成する（第３図Ｇ参照）。なお、埋込みチヤン
ネル層２６間の第２島領域２４ｂがセンサ部形成
領域２７となる。これ以後の工程は通常と同様に
垂直転送レジスタ部上に転送電極を形成し、或は
センサ電極を形成する等CCD固体撮像素子とし
ての必要な工程が行われる。
しかし乍ら、従来のかかる製法、特にＰ形島領
域２４の形成法においては、次のような問題点が
あつた。すなわち、第１島領域２４ａの形成には
高エネルギーのイオン注入が必要であり、このた
めイオン注入用マスクとして厚い酸化膜が必要と
なり、パターン精度が上がらない。特に高解像度
の場合にはパターン幅が3μｍ以下となるので、
高精度のパターン形成が困難となる。また、高エ
ネルギーのイオン注入を使用するとこれに耐える
イオン注入用マスクが得にくい。すなわちエネル
ギーが700KeVではSiO2のRPが1.3μｍであり、
1.9μｍ以上の厚さが必要となり、SiO2膜とホトレ
ジスト層の２層ではマスクとして難かしい。ま
た、高エネルギーイオン注入を用いるので注入損
傷が大きくなり結晶欠陥が発生し、アニール処理
でも十分回復しなくなり、画像欠陥、暗電流の増
加の原因となる。また、Ｐ形島領域を深く形成す
るために、イオン注入後に高温（1100℃以上）、
長時間の熱処理（ドライブ・イン）が必要とな
り、炉からの汚染、シリコン基体への影響が無視
できなくなる。同時に、工程処理時間の増加はコ
スト的に不利になる。さらにパターン形成法上の
問題のみでなく島領域内の不純物濃度プロフアイ
ルにも問題がある。特にボロンの場合、注入エネ
ルギーが500KeV以上であると垂直転送レジスタ
部に対応するＰ形島領域の不純物濃度分布が基体
表面で高く基体内部に向かつて低下していく分布
となる（第５図の分布（）参照）。この状態の
Ｐ形島領域にN-形埋込みチヤンネル層を形成す
ると、島領域の表面濃度が高いために、Ｎ形不純
物濃度も高くする必要があり、埋込みチヤンネル
層の形成条件が限定されることになる。また埋込
みチヤンネル層のミニマム・ポテンシヤルの位置
が表面側に動き、表面のトラツプの影響を受け易
くなる。
域２４の形成法においては、次のような問題点が
あつた。すなわち、第１島領域２４ａの形成には
高エネルギーのイオン注入が必要であり、このた
めイオン注入用マスクとして厚い酸化膜が必要と
なり、パターン精度が上がらない。特に高解像度
の場合にはパターン幅が3μｍ以下となるので、
高精度のパターン形成が困難となる。また、高エ
ネルギーのイオン注入を使用するとこれに耐える
イオン注入用マスクが得にくい。すなわちエネル
ギーが700KeVではSiO2のRPが1.3μｍであり、
1.9μｍ以上の厚さが必要となり、SiO2膜とホトレ
ジスト層の２層ではマスクとして難かしい。ま
た、高エネルギーイオン注入を用いるので注入損
傷が大きくなり結晶欠陥が発生し、アニール処理
でも十分回復しなくなり、画像欠陥、暗電流の増
加の原因となる。また、Ｐ形島領域を深く形成す
るために、イオン注入後に高温（1100℃以上）、
長時間の熱処理（ドライブ・イン）が必要とな
り、炉からの汚染、シリコン基体への影響が無視
できなくなる。同時に、工程処理時間の増加はコ
スト的に不利になる。さらにパターン形成法上の
問題のみでなく島領域内の不純物濃度プロフアイ
ルにも問題がある。特にボロンの場合、注入エネ
ルギーが500KeV以上であると垂直転送レジスタ
部に対応するＰ形島領域の不純物濃度分布が基体
表面で高く基体内部に向かつて低下していく分布
となる（第５図の分布（）参照）。この状態の
Ｐ形島領域にN-形埋込みチヤンネル層を形成す
ると、島領域の表面濃度が高いために、Ｎ形不純
物濃度も高くする必要があり、埋込みチヤンネル
層の形成条件が限定されることになる。また埋込
みチヤンネル層のミニマム・ポテンシヤルの位置
が表面側に動き、表面のトラツプの影響を受け易
くなる。
発明の目的
本発明は、上述の島領域を形成する際の問題点
を改善せしめた固体撮像素子の製法を提供するも
のである。
を改善せしめた固体撮像素子の製法を提供するも
のである。
発明の概要
本発明は、半導体基体の主面にイオン注入法で
選択的に一導電形の島領域を形成し、この島領域
を含む基体主面上に島領域より低不純物濃度の一
導電形のエピタキシヤル層を形成し、このエピタ
キシヤル層の島領域に対応する部分に垂直転送レ
ジスト部を、エピタキシヤル層の他の部分にセン
サ部を夫々形成するようになす。
選択的に一導電形の島領域を形成し、この島領域
を含む基体主面上に島領域より低不純物濃度の一
導電形のエピタキシヤル層を形成し、このエピタ
キシヤル層の島領域に対応する部分に垂直転送レ
ジスト部を、エピタキシヤル層の他の部分にセン
サ部を夫々形成するようになす。
この発明の製法では、低エネルギーのイオン注
入が利用できるのでイオン注入用マスクが薄くな
り、パターン精度の向上が図れる。またイオン注
入後の熱処理、島領域の不純物濃度分布等が改善
される。
入が利用できるのでイオン注入用マスクが薄くな
り、パターン精度の向上が図れる。またイオン注
入後の熱処理、島領域の不純物濃度分布等が改善
される。
実施例
以下、第４図を用いて本発明による固体撮像素
子の実施例を説明する。
子の実施例を説明する。
本発明においては、先ず第４図Ａに示すように
例えば不純物濃度が1014cm-3程度のＰ形のシリコ
ン半導体基体２１の一主面上にイオン注入用マス
クとなる酸化膜２２を被着形成する。この酸化膜
２２は熱酸化のSiO2膜及びCVD法によるSiO2膜
を推積して形成される。
例えば不純物濃度が1014cm-3程度のＰ形のシリコ
ン半導体基体２１の一主面上にイオン注入用マス
クとなる酸化膜２２を被着形成する。この酸化膜
２２は熱酸化のSiO2膜及びCVD法によるSiO2膜
を推積して形成される。
次に第４図Ｂに示すようにホトレジスト層２３
をマスクに酸化膜２２の垂直転送レジスタ部に対
応する部分を選択的にエツチング除去する。
をマスクに酸化膜２２の垂直転送レジスタ部に対
応する部分を選択的にエツチング除去する。
次に、第４図Ｃに示すようにこのホトレジスト
層２３も残して例えばボロンをイオン注入して基
体２１の主面に不純物濃度が1016cm-3程度のP+形
の第１島領域２４ａを形成する。このときのイオ
ン注入条件は必ずしも高エネルギーのイオン注入
を必要とせず、従来用いられている100KeV程度
の低エネルギーのイオン注入でも良い。したがつ
て酸化膜２２の膜厚も3000Å程度でよい。
層２３も残して例えばボロンをイオン注入して基
体２１の主面に不純物濃度が1016cm-3程度のP+形
の第１島領域２４ａを形成する。このときのイオ
ン注入条件は必ずしも高エネルギーのイオン注入
を必要とせず、従来用いられている100KeV程度
の低エネルギーのイオン注入でも良い。したがつ
て酸化膜２２の膜厚も3000Å程度でよい。
次に、ホトレジスト層２３を除去してのちドラ
イブ・イン又はアニールを目的として1000℃前後
で短時間（10〜20分）の熱処理を行う。これによ
つて注入損傷が回復され、又若干のドライブ・イ
ンがなされる（第４図Ｄ参照）。
イブ・イン又はアニールを目的として1000℃前後
で短時間（10〜20分）の熱処理を行う。これによ
つて注入損傷が回復され、又若干のドライブ・イ
ンがなされる（第４図Ｄ参照）。
次に、第４図Ｅに示すように酸化膜２２を全面
除去して基体２１の主面上に第２島領域に相当す
るＰ形のエピタキシヤル層３１を成長する。この
エピタキシヤル条件は不純物濃度が1014〜1015cm
-3程度、厚さが1μｍ程度で良い。現状のエピタキ
シヤル技術ではSiH4を用いたエピタキシヤル成
長で1μｍの厚さにおいて±10％以内のバラツキ
が保証できるので、厚さ制御は問題ない。しかも
1020℃前後の温度で行うので、欠陥発生も十分制
御できる。また第１島領域２４ａの不純物濃度が
1016cm-3程度なので、オートドーピングもなく、
エピタキシヤル層３１内の濃度プロフアイルも正
確に制御できる。
除去して基体２１の主面上に第２島領域に相当す
るＰ形のエピタキシヤル層３１を成長する。この
エピタキシヤル条件は不純物濃度が1014〜1015cm
-3程度、厚さが1μｍ程度で良い。現状のエピタキ
シヤル技術ではSiH4を用いたエピタキシヤル成
長で1μｍの厚さにおいて±10％以内のバラツキ
が保証できるので、厚さ制御は問題ない。しかも
1020℃前後の温度で行うので、欠陥発生も十分制
御できる。また第１島領域２４ａの不純物濃度が
1016cm-3程度なので、オートドーピングもなく、
エピタキシヤル層３１内の濃度プロフアイルも正
確に制御できる。
次に第４図Ｆに示すようにエピタキシヤル層３
１の第１島領域２４ａに対応する部分に垂直転送
レジスタ部のN-形の埋込みチヤンネル層２６を
形成する。またエピタキシヤル層３１に対応した
部分をセンサ部形成領域２７とし、ここにセンサ
部を形成する。これ以後の工程は通常と同様にチ
ヤンネルストツプ領域、オーバーフロードレイン
領域（縦型オーバーフロードレイン構造の場合は
不要）を形成し、垂直転送レジスタ部上に絶縁膜
を介して転送電極を形成し、或はセンサ電極を形
成する等を行つて目的とするインターライン転送
形のCCD固体撮像素子を構成する。
１の第１島領域２４ａに対応する部分に垂直転送
レジスタ部のN-形の埋込みチヤンネル層２６を
形成する。またエピタキシヤル層３１に対応した
部分をセンサ部形成領域２７とし、ここにセンサ
部を形成する。これ以後の工程は通常と同様にチ
ヤンネルストツプ領域、オーバーフロードレイン
領域（縦型オーバーフロードレイン構造の場合は
不要）を形成し、垂直転送レジスタ部上に絶縁膜
を介して転送電極を形成し、或はセンサ電極を形
成する等を行つて目的とするインターライン転送
形のCCD固体撮像素子を構成する。
この製法によれば、垂直転送レジスタ部に対応
する島領域２４内において、その基体側の第１島
領域２４ａの不純物濃度をイオン注入で任意に制
御できると共に、埋込みチヤンネル層２６が形成
される部分（所謂第２島領域）の不純物濃度をエ
ピタキシヤル層３１によつて別に制御することが
できる。従つて、Ｐ形島領域２４において第６図
に示す如き不純物濃度分布（）が得られる。な
お、第５図は第３図の製法による従来のＰ形島領
域２４の不純物濃度分布（）を示す。
する島領域２４内において、その基体側の第１島
領域２４ａの不純物濃度をイオン注入で任意に制
御できると共に、埋込みチヤンネル層２６が形成
される部分（所謂第２島領域）の不純物濃度をエ
ピタキシヤル層３１によつて別に制御することが
できる。従つて、Ｐ形島領域２４において第６図
に示す如き不純物濃度分布（）が得られる。な
お、第５図は第３図の製法による従来のＰ形島領
域２４の不純物濃度分布（）を示す。
垂直転送レジスタ部の埋込みチヤンネル層を形
成する場合、基本濃度が高いと埋込みチヤンネル
層の表面濃度を高くする必要があり、埋込みチヤ
ンネル構造がとりにくくなる。埋込み層の濃度が
高くなると、ミニマム・ポテンシヤルの位置が基
体表面に近ずくので、表面チヤンネル動作に近く
なる。従つて、埋込みチヤンネル形成部分の島領
域の不純物濃度は低いことが必要である。一方、
センサ部から基体中に入射された光による電荷が
垂直転送レジスタ部内に入ることを防ぐためには
埋込みチヤンネル層下の島領域の不純物濃度が基
体より高いことが必要である。本製法では、第６
図の不純物濃度分布（）で示すように島領域に
おいてその埋込みチヤンネル形成部分が低濃度で
あり、これより深い部分が基体より高濃度である
ので、スメア防止が確実に行えると同時に正常な
埋込みチヤンネル動作が保証される。
成する場合、基本濃度が高いと埋込みチヤンネル
層の表面濃度を高くする必要があり、埋込みチヤ
ンネル構造がとりにくくなる。埋込み層の濃度が
高くなると、ミニマム・ポテンシヤルの位置が基
体表面に近ずくので、表面チヤンネル動作に近く
なる。従つて、埋込みチヤンネル形成部分の島領
域の不純物濃度は低いことが必要である。一方、
センサ部から基体中に入射された光による電荷が
垂直転送レジスタ部内に入ることを防ぐためには
埋込みチヤンネル層下の島領域の不純物濃度が基
体より高いことが必要である。本製法では、第６
図の不純物濃度分布（）で示すように島領域に
おいてその埋込みチヤンネル形成部分が低濃度で
あり、これより深い部分が基体より高濃度である
ので、スメア防止が確実に行えると同時に正常な
埋込みチヤンネル動作が保証される。
また本製法においては、第１島領域２４ａを形
成するためのイオン注入として、従来のような高
エネルギー・イオン注入を必要としない。このた
めにイオン注入用マスクとなる酸化膜２２が薄く
て済み、マスク形成の際のパターン精度が向上す
る。これはパターン幅が3μｍ以下の高解像度の
固体撮像素子の形成に適するものである。また、
エピタキシヤル層３１に垂直転送レジスタ部の埋
込みチヤンネル層を形成するので、従来のような
イオン注入による注入損傷、結晶欠陥がなく、画
像欠陥、暗電流の増加等が回避される。また、第
１島領域２４ａを深くする必要がないの、イオン
注入後の熱処理の低温化、短時間化が図れる。し
たがつて、炉からの汚染、半導体基体への悪影響
がなくなると共に、工程処理時間の短縮にもな
る。
成するためのイオン注入として、従来のような高
エネルギー・イオン注入を必要としない。このた
めにイオン注入用マスクとなる酸化膜２２が薄く
て済み、マスク形成の際のパターン精度が向上す
る。これはパターン幅が3μｍ以下の高解像度の
固体撮像素子の形成に適するものである。また、
エピタキシヤル層３１に垂直転送レジスタ部の埋
込みチヤンネル層を形成するので、従来のような
イオン注入による注入損傷、結晶欠陥がなく、画
像欠陥、暗電流の増加等が回避される。また、第
１島領域２４ａを深くする必要がないの、イオン
注入後の熱処理の低温化、短時間化が図れる。し
たがつて、炉からの汚染、半導体基体への悪影響
がなくなると共に、工程処理時間の短縮にもな
る。
なお、Ｐ形半導体基体にＰ形島領域を形成する
方式では、センサ部の濃度と基体濃度は同じで良
い。また、本製法では第１島領域２４ａの形成後
のパターン合せ用目印を作る方法としては、目印
部分のみにSiO2膜を残し、選択エピタキシー法
を使うことができる。
方式では、センサ部の濃度と基体濃度は同じで良
い。また、本製法では第１島領域２４ａの形成後
のパターン合せ用目印を作る方法としては、目印
部分のみにSiO2膜を残し、選択エピタキシー法
を使うことができる。
上例はＰ形半導体基体にＰ形島領域を形成した
場合について述べたが、その他第７図に示すよう
にＮ形半導体基体３２にＰ形島領域即ち第１島領
域２４ａ及びエピタキシヤル層３１を形成する構
成にも適用できる。さらには、導電形を逆にした
構成にも適用できる。
場合について述べたが、その他第７図に示すよう
にＮ形半導体基体３２にＰ形島領域即ち第１島領
域２４ａ及びエピタキシヤル層３１を形成する構
成にも適用できる。さらには、導電形を逆にした
構成にも適用できる。
発明の効果
上述の本発明によれば、半導体基体の主面にイ
オン注入法で選択的に一導電形の島領域を形成
し、その上に島領域より低不純物濃度の一導電形
エピタキシヤル層を形成したので、イオン注入と
して低エネルギー・イオン注入が利用できる。こ
のためイオン注入用マスクとなる酸化膜は薄くて
よく、マスク形成に際してのパターン精度が上
る。またイオン注入で形成された高濃度の島領域
が実質的に深い位置に存するので、イオン注入後
の熱処理が低温、短時間で済む。またエピタキシ
ヤル層の島領域に対応する部分に垂直転送レジス
タ部を形成するので、垂直転送レジスタ部の濃度
制御ができる。
オン注入法で選択的に一導電形の島領域を形成
し、その上に島領域より低不純物濃度の一導電形
エピタキシヤル層を形成したので、イオン注入と
して低エネルギー・イオン注入が利用できる。こ
のためイオン注入用マスクとなる酸化膜は薄くて
よく、マスク形成に際してのパターン精度が上
る。またイオン注入で形成された高濃度の島領域
が実質的に深い位置に存するので、イオン注入後
の熱処理が低温、短時間で済む。またエピタキシ
ヤル層の島領域に対応する部分に垂直転送レジス
タ部を形成するので、垂直転送レジスタ部の濃度
制御ができる。
このように本発明はスミア低減化法として島領
域を用いた固体撮像素子の信頼性を高め、また高
解像化を図ることができる。
域を用いた固体撮像素子の信頼性を高め、また高
解像化を図ることができる。
第１図及び第２図は夫々本発明の説明に供する
固体撮像素子の断面図、第３図は従来の固体撮像
素子の製法例を示す工程順の断面図、第４図は本
発明による固体撮像素子の製法の実施例を示す工
程順の断面図、第５図は従来製法による島領域の
不純物濃度分布図、第６図は本発明製法による島
領域の不純物濃度分布図、第７図は本発明の他の
実施例を示す断面図である。 ２１は半導体基体、２４ａは一導電形の第１島
領域、２６は垂直転送レジスタ部の埋込みチヤン
ネル層、３１は一導電形のエピタキシヤル層であ
る。
固体撮像素子の断面図、第３図は従来の固体撮像
素子の製法例を示す工程順の断面図、第４図は本
発明による固体撮像素子の製法の実施例を示す工
程順の断面図、第５図は従来製法による島領域の
不純物濃度分布図、第６図は本発明製法による島
領域の不純物濃度分布図、第７図は本発明の他の
実施例を示す断面図である。 ２１は半導体基体、２４ａは一導電形の第１島
領域、２６は垂直転送レジスタ部の埋込みチヤン
ネル層、３１は一導電形のエピタキシヤル層であ
る。
Claims (1)
- １ 半導体基体の主面にイオン注入法で選択的に
一導電形の島領域を形成し、該島領域を含む上記
基体主面上に島領域より低不純物濃度の一導電形
のエピタキシヤル層を形成し、該エピタキシヤル
層の上記島領域に対応する部分に垂直転送レジス
タ部を、エピタキシヤル層の他の部分にセンサ部
を夫々形成することを特徴とする固体撮像素子の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115476A JPS607766A (ja) | 1983-06-27 | 1983-06-27 | 固体撮像素子の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115476A JPS607766A (ja) | 1983-06-27 | 1983-06-27 | 固体撮像素子の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607766A JPS607766A (ja) | 1985-01-16 |
| JPH0522397B2 true JPH0522397B2 (ja) | 1993-03-29 |
Family
ID=14663471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115476A Granted JPS607766A (ja) | 1983-06-27 | 1983-06-27 | 固体撮像素子の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607766A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658497A (en) * | 1983-01-03 | 1987-04-21 | Rca Corporation | Method of making an imaging array having a higher sensitivity |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755672A (en) * | 1980-09-19 | 1982-04-02 | Nec Corp | Solid-state image pickup device and its driving method |
-
1983
- 1983-06-27 JP JP58115476A patent/JPS607766A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607766A (ja) | 1985-01-16 |
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