JPH05224644A - 標準ディジタルビデオ信号からデータを表示する方法及びそのためのシステム - Google Patents
標準ディジタルビデオ信号からデータを表示する方法及びそのためのシステムInfo
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- JPH05224644A JPH05224644A JP4237215A JP23721592A JPH05224644A JP H05224644 A JPH05224644 A JP H05224644A JP 4237215 A JP4237215 A JP 4237215A JP 23721592 A JP23721592 A JP 23721592A JP H05224644 A JPH05224644 A JP H05224644A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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- G09G3/346—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using light modulating elements actuated by an electric field and being other than liquid crystal devices and electrochromic devices based on modulation of the reflection angle, e.g. micromirrors
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N9/12—Picture reproducers
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Abstract
(57)【要約】
【目的】 所与の標準テレビジョン方式等の直列ディジ
タル化ビデオデータストリームを２進空間的光変調装置
（ＤＭＤ）配列に適合する並列ビデオデータストリーム
に変換するリフォーマッティング方法とシステムを提供
する。 【構成】 データフォーマッタ１０内で、入力直列ビデ
オデータストリームの各ビデオラインを、リフォーマッ
タ回路装置１２が所定ビット数のサンプルに分離し多数
のＲＡＭの各々内に記憶し、上記多数のＲＡＭを並列に
一度に１ビットずつ読み出し、対応するマルチプレクサ
を介してフレームメモリバッファ回路装置１４の多数の
メモリに、ＤＭＤの配列に適合するオーダで記憶する結
果、同じ２進重みのビットの所定ビット数からなるデー
タ、すなわち、語を形成する。上記各データを、次い
で、適正オーダで読み出し、シフトレジスタを含むＤＭ
Ｄの入力回路装置を通してＤＭＤ配列に供給する。
タル化ビデオデータストリームを２進空間的光変調装置
（ＤＭＤ）配列に適合する並列ビデオデータストリーム
に変換するリフォーマッティング方法とシステムを提供
する。 【構成】 データフォーマッタ１０内で、入力直列ビデ
オデータストリームの各ビデオラインを、リフォーマッ
タ回路装置１２が所定ビット数のサンプルに分離し多数
のＲＡＭの各々内に記憶し、上記多数のＲＡＭを並列に
一度に１ビットずつ読み出し、対応するマルチプレクサ
を介してフレームメモリバッファ回路装置１４の多数の
メモリに、ＤＭＤの配列に適合するオーダで記憶する結
果、同じ２進重みのビットの所定ビット数からなるデー
タ、すなわち、語を形成する。上記各データを、次い
で、適正オーダで読み出し、シフトレジスタを含むＤＭ
Ｄの入力回路装置を通してＤＭＤ配列に供給する。
Description
【０００１】本願は１９９１年４月２日提出された米国
特許出願第６７８，７６１号、及び同時係属特許出願第
ＴＩ−１５６０８号、第ＴＩ−１５６１１号、及び第Ｔ
Ｉ−１６５１２号に関連する。
特許出願第６７８，７６１号、及び同時係属特許出願第
ＴＩ−１５６０８号、第ＴＩ−１５６１１号、及び第Ｔ
Ｉ−１６５１２号に関連する。
【０００２】
【産業上の利用分野】本発明はデータリフォーマッティ
ング、特にディジタルビデオデータストリームのラスタ
化フォーマットから２進空間的光変調装置ビデオシステ
ムに適合可能フォーマットへのデータリフォーマッティ
ングに関する。
ング、特にディジタルビデオデータストリームのラスタ
化フォーマットから２進空間的光変調装置ビデオシステ
ムに適合可能フォーマットへのデータリフォーマッティ
ングに関する。
【０００３】
【従来の技術】投射システムで空間的変調装置を使用す
ると、標準的な陰極線管投射システムに勝る多くの利点
が得られる。このことは、テレビジョン産業において特
に明白に見られる。
ると、標準的な陰極線管投射システムに勝る多くの利点
が得られる。このことは、テレビジョン産業において特
に明白に見られる。
【０００４】高精細度テレビジョン（ＨＤＴＶ）に関す
るテレビジョン産業における多くの論議の１つは、標準
フォーマットの問題である。いくつかの会社は、現行テ
レビジョン標準方式（ＮＴＳＣ）と異なるシステムを提
案している。空間的光変調装置を使用するシステムは、
到来信号のフォーマットが既知であり、かつ或る既知の
ディジタルデータパターンにディジタル化されることの
できる限り、いかなる標準方式をも利用することができ
る。
るテレビジョン産業における多くの論議の１つは、標準
フォーマットの問題である。いくつかの会社は、現行テ
レビジョン標準方式（ＮＴＳＣ）と異なるシステムを提
案している。空間的光変調装置を使用するシステムは、
到来信号のフォーマットが既知であり、かつ或る既知の
ディジタルデータパターンにディジタル化されることの
できる限り、いかなる標準方式をも利用することができ
る。
【０００５】いったんそのデータがディジタル化される
と、２進空間的光変調装置、すなわち、ターンオン
（“１”）又はターンオフ（“０”）されることのでき
るセルを有する変調装置へこのデータを送るために解決
されるべきなお多くの問題が存在する。標準ビデオ信号
においては、データはワイヤに沿って一度に１ピクセル
ずつ送られる。所与のピクセルごとに全てのデータが同
時に送られる。このデータの送られる時間的オーダは、
このオーダがイメージライン内のピクセルの空間的オー
ダに対応するようになっている。２進空間的光変調装置
のためのデータは、通常高度に並列なようにこの変調装
置内へロードされる。所与のピクセルの１部分のみ、通
常、１ビットのみが、同時にこの変調装置に送られる。
このことは、パルス幅変調を使用する２進デバイスでグ
レイスケールイメージを発生するために使用される技術
にとって必要である。この変調装置内へロードされたデ
ータは、空間的に連続でなくてもよい。時間的対空間的
オーダリング関係は、そのイメージの所与のラインに対
して必ずしも存在しない。
と、２進空間的光変調装置、すなわち、ターンオン
（“１”）又はターンオフ（“０”）されることのでき
るセルを有する変調装置へこのデータを送るために解決
されるべきなお多くの問題が存在する。標準ビデオ信号
においては、データはワイヤに沿って一度に１ピクセル
ずつ送られる。所与のピクセルごとに全てのデータが同
時に送られる。このデータの送られる時間的オーダは、
このオーダがイメージライン内のピクセルの空間的オー
ダに対応するようになっている。２進空間的光変調装置
のためのデータは、通常高度に並列なようにこの変調装
置内へロードされる。所与のピクセルの１部分のみ、通
常、１ビットのみが、同時にこの変調装置に送られる。
このことは、パルス幅変調を使用する２進デバイスでグ
レイスケールイメージを発生するために使用される技術
にとって必要である。この変調装置内へロードされたデ
ータは、空間的に連続でなくてもよい。時間的対空間的
オーダリング関係は、そのイメージの所与のラインに対
して必ずしも存在しない。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、テレビジョン、コンピュータモニタ、又はその
他のなんらかのビデオシステム内に使用される投写シス
テムでの２進空間的光変調装置の使用を最適化するフォ
ーマットにディジタル化ビデオストリームをリフォーム
する方法及び装置を提供することにある。
目的は、テレビジョン、コンピュータモニタ、又はその
他のなんらかのビデオシステム内に使用される投写シス
テムでの２進空間的光変調装置の使用を最適化するフォ
ーマットにディジタル化ビデオストリームをリフォーム
する方法及び装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の目的及び利点
は、明白であり、かつ可視データの表示のためのリフォ
ーマッタを提供する本発明によって達成される。その構
成は、直列ディジタル化ビデオテーダストリームを２進
空間的光変調装置との関連において使用される並列ビデ
オデターストリームに変換する回路装置を含む。このデ
ータは、所与のイメージラインに対する空間オーダリン
グに対応する時間的フォーマットから切り取られる。こ
のデータは、次いで、並列に空間的光変調装置に送られ
るようにリオーダされ、ここに、同時にロードされるデ
ータは空間的に連続ではない。
は、明白であり、かつ可視データの表示のためのリフォ
ーマッタを提供する本発明によって達成される。その構
成は、直列ディジタル化ビデオテーダストリームを２進
空間的光変調装置との関連において使用される並列ビデ
オデターストリームに変換する回路装置を含む。このデ
ータは、所与のイメージラインに対する空間オーダリン
グに対応する時間的フォーマットから切り取られる。こ
のデータは、次いで、並列に空間的光変調装置に送られ
るようにリオーダされ、ここに、同時にロードされるデ
ータは空間的に連続ではない。
【０００８】本発明の利点は、本発明がＮＴＳＣ、ＶＧ
Ａ、又はＰＡＬのような、いかなる標準ビデオフォーマ
ットをも使用することができると云うことである。本発
明の更に利点は、本発明がテレビジョン、コンピュータ
モニタ、及びその他のビデオシステム内に高精細度投写
を達成するようにビデオ表示装置内で空間的光変調装置
を最大限に使用すると云うことである。
Ａ、又はＰＡＬのような、いかなる標準ビデオフォーマ
ットをも使用することができると云うことである。本発
明の更に利点は、本発明がテレビジョン、コンピュータ
モニタ、及びその他のビデオシステム内に高精細度投写
を達成するようにビデオ表示装置内で空間的光変調装置
を最大限に使用すると云うことである。
【０００９】
【実施例】本発明及びその利点の完全な理解のために、
いまから、付図との関連において以下に説明を行う。
いまから、付図との関連において以下に説明を行う。
【００１０】２進空間的光変調装置は、オン／オフ様式
で動作する。このような変調装置の例は、変形可能ミラ
ー（以下、ＤＭＤと称する）である。少なくとも３つの
アーキテクチャが、ＤＭＤの製造に現在使用されてい
る。これは、ねじりビーム、片持ちビーム、及びたわみ
ビームを含む。本発明の１実施例においては、ねじりビ
ームＤＭＤが使用される。いかなる２進空間的光変調装
置をも使用することができるが、しかし論議の目的上、
その焦点をねじりビームＤＭＤに絞ることにする。
で動作する。このような変調装置の例は、変形可能ミラ
ー（以下、ＤＭＤと称する）である。少なくとも３つの
アーキテクチャが、ＤＭＤの製造に現在使用されてい
る。これは、ねじりビーム、片持ちビーム、及びたわみ
ビームを含む。本発明の１実施例においては、ねじりビ
ームＤＭＤが使用される。いかなる２進空間的光変調装
置をも使用することができるが、しかし論議の目的上、
その焦点をねじりビームＤＭＤに絞ることにする。
【００１１】ねじりビームＤＭＤは対角線状ヒンジによ
ってエアギャップ上で支持される反射面を含み、このヒ
ンジは更に２つの支柱によって支持される。この対角線
状ヒンジのいずれの側の電極も、このエアギャップ内に
ある。いずれかの電極が電圧を印加することによってア
ドレスされると、その静電力がこのヒンジの電極と同じ
側にある反射面の部分を吸引する。これによって、この
面はこのヒンジ軸の回りに回転させられる。光学システ
ムにおいては、これらのＤＭＤはピクセルのエリア配列
として構成され、オンされるべきピクセルはこのヒンジ
軸の一方の側に回わされた面を含み、オフされるピクセ
ルはオン方向から遠ざかるようにターンされるか又はア
ドレスされないままである。このようなデバイスの詳細
は、本明細書に参考資料として収録されている、レーリ
ーホーンベック博士（Ｄｒ．Ｌａｒｒｙ Ｈｏｒｎｂｅ
ｃｋ）の、米国特許第４，９５６，６１９号に見られ
る。
ってエアギャップ上で支持される反射面を含み、このヒ
ンジは更に２つの支柱によって支持される。この対角線
状ヒンジのいずれの側の電極も、このエアギャップ内に
ある。いずれかの電極が電圧を印加することによってア
ドレスされると、その静電力がこのヒンジの電極と同じ
側にある反射面の部分を吸引する。これによって、この
面はこのヒンジ軸の回りに回転させられる。光学システ
ムにおいては、これらのＤＭＤはピクセルのエリア配列
として構成され、オンされるべきピクセルはこのヒンジ
軸の一方の側に回わされた面を含み、オフされるピクセ
ルはオン方向から遠ざかるようにターンされるか又はア
ドレスされないままである。このようなデバイスの詳細
は、本明細書に参考資料として収録されている、レーリ
ーホーンベック博士（Ｄｒ．Ｌａｒｒｙ Ｈｏｒｎｂｅ
ｃｋ）の、米国特許第４，９５６，６１９号に見られ
る。
【００１２】このようなデバイスのアドレシングは、先
に論じた問題を持たらす。ＤＭＤによって最適に利用さ
れるためには、データはディジタル化された標準ビデオ
信号からリフォーマットされなければならない。したが
って、ＤＭＤを駆動する直交入力及び出力の必要性があ
る。更に、同じ２進重みのデータのみを所与の時刻にそ
のＤＭＤ上に表示することができる。この２進重みは、
２n のビット数に等しい。例えば、１２ビットシステム
においては、最下位ビット（ＬＳＢ）はビット０であ
り、２0 ＝１の２進重みを有する。他方、最上位ビット
（ＭＳＢ）はビット１１で、２11＝２０４８の２進重み
を有する。
に論じた問題を持たらす。ＤＭＤによって最適に利用さ
れるためには、データはディジタル化された標準ビデオ
信号からリフォーマットされなければならない。したが
って、ＤＭＤを駆動する直交入力及び出力の必要性があ
る。更に、同じ２進重みのデータのみを所与の時刻にそ
のＤＭＤ上に表示することができる。この２進重みは、
２n のビット数に等しい。例えば、１２ビットシステム
においては、最下位ビット（ＬＳＢ）はビット０であ
り、２0 ＝１の２進重みを有する。他方、最上位ビット
（ＭＳＢ）はビット１１で、２11＝２０４８の２進重み
を有する。
【００１３】入力及び出力の直交性の例は、図１に示さ
れている。データの垂直列は、採られた１２ビットデー
タサンプルを表わす。そのグリッドは、矢印２の方向に
満ち、列４は第１のサンプルを、列は第６４０のサンプ
ルを表わす。このグリッドは、矢印８の方向に１行ごと
に空にされる。行９は、ビデオデータの第１のラインに
対して２進重み０又は０ビットであるデータの全てで満
たされた行を示す。
れている。データの垂直列は、採られた１２ビットデー
タサンプルを表わす。そのグリッドは、矢印２の方向に
満ち、列４は第１のサンプルを、列は第６４０のサンプ
ルを表わす。このグリッドは、矢印８の方向に１行ごと
に空にされる。行９は、ビデオデータの第１のラインに
対して２進重み０又は０ビットであるデータの全てで満
たされた行を示す。
【００１４】本発明の一実施例は、図２に示されてい
る。データフォーマッタ１０は、リフォーマッタ回路装
置１２、フレームメモリバッファ回路装置１４、及びＤ
ＭＤの入力回路装置１６を含む。ディジタル化ビデオデ
ータは、線路１８を通りリフォーマッタ回路装置１２へ
入る。リフォーマッタ回路装置１２は、次いで、このデ
ータを経路２０を通してフレームメモリバッファ回路装
置１４に送る。これらの回路装置の間の相互接続は、こ
こでは、単一線路として示されている。マルチプレクシ
ング、並列データバス、等々のような、いかなるデータ
伝送方式をも使用することができる。データがこのＤＭ
Ｄによって要求されると、このデータはフレームメモリ
バッファ回路装置１４から経路２２を通してＤＭＤの入
力回路装置１６に送られる。入力回路装置１６は、次い
で、このデータを経路２４として示されたＤＭＤの電極
内へ送る。
る。データフォーマッタ１０は、リフォーマッタ回路装
置１２、フレームメモリバッファ回路装置１４、及びＤ
ＭＤの入力回路装置１６を含む。ディジタル化ビデオデ
ータは、線路１８を通りリフォーマッタ回路装置１２へ
入る。リフォーマッタ回路装置１２は、次いで、このデ
ータを経路２０を通してフレームメモリバッファ回路装
置１４に送る。これらの回路装置の間の相互接続は、こ
こでは、単一線路として示されている。マルチプレクシ
ング、並列データバス、等々のような、いかなるデータ
伝送方式をも使用することができる。データがこのＤＭ
Ｄによって要求されると、このデータはフレームメモリ
バッファ回路装置１４から経路２２を通してＤＭＤの入
力回路装置１６に送られる。入力回路装置１６は、次い
で、このデータを経路２４として示されたＤＭＤの電極
内へ送る。
【００１５】図３は、リフォーマッタ回路装置１２を通
り、フレームメモリバッファ回路装置１４を通り、ＤＭ
Ｄ配列の入力回路装置１６への、ビデオ信号からのデー
タのフローに関するブロック図を示す。このデータは、
線路１８を通りリフォーマッタ回路装置１２に入る。こ
の例においては、このデータは１２ビット幅である。こ
のデータは、ランダムアクセスメモリ（以下、ＲＡＭと
称する）ブロック＃０である符号２６で指示されるよう
な、ＲＡＭブロック内に記憶される。制御信号は、図示
されていないが、これらのＲＡＭブロックのどれがアク
セスされるべきか、かつそのＲＡＭブロックの内のどの
アドレスに書き込まれるべきかを決定し、かつ書込み制
御信号がこのデータをそのＲＡＭブロックに記憶させ
る。この実施例において、ＲＡＭブロックは、１６×１
２、すなわち、１６個の１２ビット語を保持することが
できる。入力ビデオの各ラインは６４０個の１２ビット
データサンプルを含む。各ＲＡＭブロックは１６サンプ
ルを保持するので、１つの完全なビデオラインを保持す
るために４０のＲＡＭブロックが存在する。ＲＡＭブロ
ック２６（ＲＡＭブロック＃０）が最初の１６データサ
ンプル（サンプル０〜１５）で満たされた後、そのアド
レス回路装置は、次のＲＡＭブロック２７を指定して、
これに次の１６サンプル（サンプル１６〜３１）を保持
させる。この操作は、ＲＡＭブロック２８（ＲＡＭブロ
ック＃３９）が最終の１６サンプル（サンプル６２４〜
６３９）で以て満たされるまで、続行される。この時点
において、これらのＲＡＭブロックはビデオライン０の
６４０サンプルの全てを含むことになる。この例におい
ては、全部で４８０ライン、すなわち、ライン０〜４７
９が存在する。このデータは、次いで、回路装置１２内
のＲＡＭブロックから読み出され、かつデータの他のラ
インを回路装置１２内に受信することができるようにな
る前に、フレームメモリバッファ回路装置１４に記憶さ
れなければならない。
り、フレームメモリバッファ回路装置１４を通り、ＤＭ
Ｄ配列の入力回路装置１６への、ビデオ信号からのデー
タのフローに関するブロック図を示す。このデータは、
線路１８を通りリフォーマッタ回路装置１２に入る。こ
の例においては、このデータは１２ビット幅である。こ
のデータは、ランダムアクセスメモリ（以下、ＲＡＭと
称する）ブロック＃０である符号２６で指示されるよう
な、ＲＡＭブロック内に記憶される。制御信号は、図示
されていないが、これらのＲＡＭブロックのどれがアク
セスされるべきか、かつそのＲＡＭブロックの内のどの
アドレスに書き込まれるべきかを決定し、かつ書込み制
御信号がこのデータをそのＲＡＭブロックに記憶させ
る。この実施例において、ＲＡＭブロックは、１６×１
２、すなわち、１６個の１２ビット語を保持することが
できる。入力ビデオの各ラインは６４０個の１２ビット
データサンプルを含む。各ＲＡＭブロックは１６サンプ
ルを保持するので、１つの完全なビデオラインを保持す
るために４０のＲＡＭブロックが存在する。ＲＡＭブロ
ック２６（ＲＡＭブロック＃０）が最初の１６データサ
ンプル（サンプル０〜１５）で満たされた後、そのアド
レス回路装置は、次のＲＡＭブロック２７を指定して、
これに次の１６サンプル（サンプル１６〜３１）を保持
させる。この操作は、ＲＡＭブロック２８（ＲＡＭブロ
ック＃３９）が最終の１６サンプル（サンプル６２４〜
６３９）で以て満たされるまで、続行される。この時点
において、これらのＲＡＭブロックはビデオライン０の
６４０サンプルの全てを含むことになる。この例におい
ては、全部で４８０ライン、すなわち、ライン０〜４７
９が存在する。このデータは、次いで、回路装置１２内
のＲＡＭブロックから読み出され、かつデータの他のラ
インを回路装置１２内に受信することができるようにな
る前に、フレームメモリバッファ回路装置１４に記憶さ
れなければならない。
【００１６】ブロック３０は、デコーダ又はマルチプレ
クサのような回路装置を含み、この回路装置はデータを
一度に１ビットずつＲＡＭブロック２６からバッファ回
路装置１４内のフレームメモリ３２へ出力する。このフ
レームメモリの構成のより完全な理解は、図４を参照す
ることによって達成される。メモリ３２は、ＤＭＤの列
０〜１５に対して割り当てられたフレームメモリであ
る。メモリ３４は、ＤＭＤ列６２４〜６３９に対して割
り当てられたフレームメモリである。各メモリスタック
は、１６個の空間的連続ＤＭＤ列に対するデータを含
む。したがって、各メモリスタックの相対的構成は同じ
であり、これに記憶される列が異なるだけである。もし
ライン０に対するビデオサンプル０がテレビジョンスク
リーンの最上側左隅コーナに対応するならば、これはこ
のＤＭＤ配列上の、行０、列０〜１５に対するデータに
ならなければならない。このフレームメモリは、ランダ
ムアクセスであり、それ故このデータがこのＤＭＤに送
られるとき正しいオーダで出力される限り、このデータ
を設計者が想像するいかなる方式又はオーダを使用して
もこのメモリに記憶することができる。上述したよう
に、このオーダは、もしこのデータが左右、又は上下、
又はこれらの両方に関してフリップされなければならな
いならば、異なるものになる。
クサのような回路装置を含み、この回路装置はデータを
一度に１ビットずつＲＡＭブロック２６からバッファ回
路装置１４内のフレームメモリ３２へ出力する。このフ
レームメモリの構成のより完全な理解は、図４を参照す
ることによって達成される。メモリ３２は、ＤＭＤの列
０〜１５に対して割り当てられたフレームメモリであ
る。メモリ３４は、ＤＭＤ列６２４〜６３９に対して割
り当てられたフレームメモリである。各メモリスタック
は、１６個の空間的連続ＤＭＤ列に対するデータを含
む。したがって、各メモリスタックの相対的構成は同じ
であり、これに記憶される列が異なるだけである。もし
ライン０に対するビデオサンプル０がテレビジョンスク
リーンの最上側左隅コーナに対応するならば、これはこ
のＤＭＤ配列上の、行０、列０〜１５に対するデータに
ならなければならない。このフレームメモリは、ランダ
ムアクセスであり、それ故このデータがこのＤＭＤに送
られるとき正しいオーダで出力される限り、このデータ
を設計者が想像するいかなる方式又はオーダを使用して
もこのメモリに記憶することができる。上述したよう
に、このオーダは、もしこのデータが左右、又は上下、
又はこれらの両方に関してフリップされなければならな
いならば、異なるものになる。
【００１７】簡単に概念を把握するために、行０、列０
〜１５、ビット０に対するデータを符号３６によって指
定されるこのメモリエリア内に記憶する場合について説
明する。ボックス３６を含むエリア３８が、行０〜１
５、列０〜１５、ビット０に対して確保される。列０〜
１５対する１２ビットデータ（受信データの最初の１６
サンプル）は、そのＲＡＭブロック内に既に読み込まれ
ている。このデータは、他のＲＡＭブロックと並列にビ
ット数によってこのＲＡＭブロックから読み出される。
したがって、ボックス３６は、図５に示されるように満
たされる。第１ビット０はサンプル１５からである。こ
のビットは、ボックス３６Ａの最右手に置かれる。同時
に、サンプル３１からのビット０がボックス３７Ａに置
かれる。このプロセスは、ビット０、サンプル６３９に
対するボックス４０Ａ内に見られるように、４０個のＲ
ＡＭブロックの全てにおいて重複される。次いで、ボッ
クス３６Ｂに示されるように、サンプル１４からのビッ
ト０が、その隣に置かれる。同時に、ボックス３７Ｂに
示されるように、サンプル３０からのビット０が、サン
プル３１からのビット０の隣に置かれる。この操作は、
ボックス４０Ｂに示されるように、サンプル６３８ま
で、４０個のＲＡＭブロックの全てにおいて重複され
る。これは、行０、列１〜１５に対する全てのビット０
語がボックス３６Ｃにロードされ、かつ行０、列１６〜
３１に対するビット０語が同時にボックス３７Ｃにロー
ドされる等まで続く。
〜１５、ビット０に対するデータを符号３６によって指
定されるこのメモリエリア内に記憶する場合について説
明する。ボックス３６を含むエリア３８が、行０〜１
５、列０〜１５、ビット０に対して確保される。列０〜
１５対する１２ビットデータ（受信データの最初の１６
サンプル）は、そのＲＡＭブロック内に既に読み込まれ
ている。このデータは、他のＲＡＭブロックと並列にビ
ット数によってこのＲＡＭブロックから読み出される。
したがって、ボックス３６は、図５に示されるように満
たされる。第１ビット０はサンプル１５からである。こ
のビットは、ボックス３６Ａの最右手に置かれる。同時
に、サンプル３１からのビット０がボックス３７Ａに置
かれる。このプロセスは、ビット０、サンプル６３９に
対するボックス４０Ａ内に見られるように、４０個のＲ
ＡＭブロックの全てにおいて重複される。次いで、ボッ
クス３６Ｂに示されるように、サンプル１４からのビッ
ト０が、その隣に置かれる。同時に、ボックス３７Ｂに
示されるように、サンプル３０からのビット０が、サン
プル３１からのビット０の隣に置かれる。この操作は、
ボックス４０Ｂに示されるように、サンプル６３８ま
で、４０個のＲＡＭブロックの全てにおいて重複され
る。これは、行０、列１〜１５に対する全てのビット０
語がボックス３６Ｃにロードされ、かつ行０、列１６〜
３１に対するビット０語が同時にボックス３７Ｃにロー
ドされる等まで続く。
【００１８】ボックス３６の最右手に置かれるであろう
データ、すなわち、行１、列０〜１５に対するビット０
データはまだ取扱い可能ではない。これはＤＭＤ配列の
行がビデオデータラインに対応し、かつリフォーマッタ
回路装置１２内のＲＡＭが行０に対するデータを含んで
いるからである。そのＲＡＭから並列に読み出される次
のデータは、それぞれの列に対するビット１となる。こ
のデータは、ビット１データに対して割り当てられたア
ドレス空間４４の下右手隅４２内に書き込まれる。再
び、同時に、列６２４〜６３９、ビット１に対するデー
タが、これらの列のビット１データに対して指定された
アドレス空間４８のエリア４６内にロードされる。これ
は、このデータがそのＲＡＭからビット数によって読み
出されるにつれて続行する。ライン０に対するデータが
記憶された後、ライン１に対する到来データがライン０
に対するデータの場合と同様にしてＲＡＭに記憶され
る。次いで、ライン１に対するデータが、そのＲＡＭか
らフレームメモリにロードされる。いまや、エリア３６
を含むエリア３８は、行１、列０〜１５、ビット０に対
するデータを含む。同時に、列６２４〜６３９、行１、
ビット０に対するデータが、エリア５０内へロードされ
る。エリア３８及び５０は、１６行又は全部で２５６ビ
ットに対するデータを記憶することができる。エリア３
８の分解図が、図６に示されている。ライン０、列０〜
１５、ビット０に対するデータは、図５に示されるよう
に、エリア３６内に置かれる。ライン０データの残りが
記憶された後、ライン１、ビット０、列０〜１５に対す
るデータがエリア３９内に記憶される。これは、ライン
１５、列０〜１５、ビット０がエリア４１内に記憶され
るまで続行される。したがって、エリア３８は、ビデオ
ライン０〜１５に対し、列０〜１５に対するビット０デ
ータの全てを保持することができる。フレームメモリは
２４０のＤＭＤラインを供給しなければならずかつエリ
ア３８は１６のＤＭＤラインを保持するので、ボックス
４３は、したがって、１５のこのようなラインを具備し
なければならない。このことは、このメモリがＤＭＤの
２４０行に対するデータを充分に保持することを可能に
する。この回路装置は、下側２４０行に対する鏡像配列
の底部で重複される。
データ、すなわち、行１、列０〜１５に対するビット０
データはまだ取扱い可能ではない。これはＤＭＤ配列の
行がビデオデータラインに対応し、かつリフォーマッタ
回路装置１２内のＲＡＭが行０に対するデータを含んで
いるからである。そのＲＡＭから並列に読み出される次
のデータは、それぞれの列に対するビット１となる。こ
のデータは、ビット１データに対して割り当てられたア
ドレス空間４４の下右手隅４２内に書き込まれる。再
び、同時に、列６２４〜６３９、ビット１に対するデー
タが、これらの列のビット１データに対して指定された
アドレス空間４８のエリア４６内にロードされる。これ
は、このデータがそのＲＡＭからビット数によって読み
出されるにつれて続行する。ライン０に対するデータが
記憶された後、ライン１に対する到来データがライン０
に対するデータの場合と同様にしてＲＡＭに記憶され
る。次いで、ライン１に対するデータが、そのＲＡＭか
らフレームメモリにロードされる。いまや、エリア３６
を含むエリア３８は、行１、列０〜１５、ビット０に対
するデータを含む。同時に、列６２４〜６３９、行１、
ビット０に対するデータが、エリア５０内へロードされ
る。エリア３８及び５０は、１６行又は全部で２５６ビ
ットに対するデータを記憶することができる。エリア３
８の分解図が、図６に示されている。ライン０、列０〜
１５、ビット０に対するデータは、図５に示されるよう
に、エリア３６内に置かれる。ライン０データの残りが
記憶された後、ライン１、ビット０、列０〜１５に対す
るデータがエリア３９内に記憶される。これは、ライン
１５、列０〜１５、ビット０がエリア４１内に記憶され
るまで続行される。したがって、エリア３８は、ビデオ
ライン０〜１５に対し、列０〜１５に対するビット０デ
ータの全てを保持することができる。フレームメモリは
２４０のＤＭＤラインを供給しなければならずかつエリ
ア３８は１６のＤＭＤラインを保持するので、ボックス
４３は、したがって、１５のこのようなラインを具備し
なければならない。このことは、このメモリがＤＭＤの
２４０行に対するデータを充分に保持することを可能に
する。この回路装置は、下側２４０行に対する鏡像配列
の底部で重複される。
【００１９】図３を参照すると、データはメモリからシ
フトレジスタ５２へ並列に出力される。シフトレジスタ
５２は、データの１６列×１６行に相当する２５６ビッ
ト幅である。このデータは、次いで、２５６ビットシフ
トレジスタ５２から１６ビットシフトレジスタ５４に、
一度に１ビットずつシフト出力される。シフトレジスタ
５２から出力される最初のビットは、列１５、行０に対
する０ビットである。このビットは、レジスタ５４内の
その左手側の第１ビット内にロードされる。次のクロッ
クサイクルが起こると、列１４、行０に対するビット０
がシフトレジスタ５２からシフト出力されて、シフトレ
ジスタ５４の左手内へ入力される。列１５、行０に対す
るビット０は１位置だけ右へシフトする。これは、シフ
トレジスタ５４が、列０〜１５、行０に対するビット０
データの全てを含むまで続行される。その後これらのデ
ータは行０、列０〜１５に対するアドレシング電極内へ
並列に送られレジスタ５４は空になる。
フトレジスタ５２へ並列に出力される。シフトレジスタ
５２は、データの１６列×１６行に相当する２５６ビッ
ト幅である。このデータは、次いで、２５６ビットシフ
トレジスタ５２から１６ビットシフトレジスタ５４に、
一度に１ビットずつシフト出力される。シフトレジスタ
５２から出力される最初のビットは、列１５、行０に対
する０ビットである。このビットは、レジスタ５４内の
その左手側の第１ビット内にロードされる。次のクロッ
クサイクルが起こると、列１４、行０に対するビット０
がシフトレジスタ５２からシフト出力されて、シフトレ
ジスタ５４の左手内へ入力される。列１５、行０に対す
るビット０は１位置だけ右へシフトする。これは、シフ
トレジスタ５４が、列０〜１５、行０に対するビット０
データの全てを含むまで続行される。その後これらのデ
ータは行０、列０〜１５に対するアドレシング電極内へ
並列に送られレジスタ５４は空になる。
【００２０】シフトレジスタ５２からシフト出力される
べき次の語は、行１、列０〜１５に対するビット０であ
る。これは、ビット０、行０〜２３９に対するデータの
全てに対して続行される。これは、また、データの他の
部分に対するレジスタにおいても同時に行われる。最終
的に、鏡像配列全体の各行列には、それらのそれぞれの
ビット０データがロードされる。これらのＤＭＤは、ロ
ードされたデータを許容するように信号が通知され、指
定されたデータに従ってターンオン又はオフに留まる。
関連米国特許出願第６７８，７６１号において論じられ
たパルス幅変調方式に従い必要な限り鏡像物はオンに留
まる。しかしながら、この操作は、多数ビットの解像度
が使用されるので、そのビット番号の各々に対して続行
される。この例では、１２ビットが使用される。
べき次の語は、行１、列０〜１５に対するビット０であ
る。これは、ビット０、行０〜２３９に対するデータの
全てに対して続行される。これは、また、データの他の
部分に対するレジスタにおいても同時に行われる。最終
的に、鏡像配列全体の各行列には、それらのそれぞれの
ビット０データがロードされる。これらのＤＭＤは、ロ
ードされたデータを許容するように信号が通知され、指
定されたデータに従ってターンオン又はオフに留まる。
関連米国特許出願第６７８，７６１号において論じられ
たパルス幅変調方式に従い必要な限り鏡像物はオンに留
まる。しかしながら、この操作は、多数ビットの解像度
が使用されるので、そのビット番号の各々に対して続行
される。この例では、１２ビットが使用される。
【００２１】この方式においては、古いデータが読み出
されかつフレームバッファ回路装置１４に記憶されるま
では、到来データをＲＡＭブロック内にロードすること
はできない。このことが、このシステムの速度を限定す
る。このプロセスを多くの方法で高速化することが可能
である。図３のリフォーマッタ回路装置１２内に示され
る処理方式を、ピンポン効果を利点を得るように、重複
させることもできる。臨界的であるディメンションは、
データをＤＭＤ内へ送るシフトレジスタのサイズ、及び
整合しなければならないそのＲＡＭ内の語の数だけであ
る。この例においては、１６ビットレジスタが使用さ
れ、かつＲＡＭは１６語を保持する。
されかつフレームバッファ回路装置１４に記憶されるま
では、到来データをＲＡＭブロック内にロードすること
はできない。このことが、このシステムの速度を限定す
る。このプロセスを多くの方法で高速化することが可能
である。図３のリフォーマッタ回路装置１２内に示され
る処理方式を、ピンポン効果を利点を得るように、重複
させることもできる。臨界的であるディメンションは、
データをＤＭＤ内へ送るシフトレジスタのサイズ、及び
整合しなければならないそのＲＡＭ内の語の数だけであ
る。この例においては、１６ビットレジスタが使用さ
れ、かつＲＡＭは１６語を保持する。
【００２２】この方式を実現する実際の回路装置１２の
例は、図７に示されている。図７において、図３に示さ
れるＲＡＭ２６は、そのマルチプレクサ回路装置３０と
共に破線のボックス内に示されている。この機能を実現
する１つの可能性の詳細な説明は、図８において論じら
れる。データは、１２ビットデータバス５６を通しＲＡ
Ｍ２６に入力される。４ビットアドレスバス５８は、そ
のＲＡＭ内の１６のロケーションのどれにそのデータガ
書き込まれるかを決定する。書き込まれるべく選択され
たＲＡＭは、ボックス６０内の論理回路によって指定さ
れるが、このことについては、図９において更に詳しく
論じられる。
例は、図７に示されている。図７において、図３に示さ
れるＲＡＭ２６は、そのマルチプレクサ回路装置３０と
共に破線のボックス内に示されている。この機能を実現
する１つの可能性の詳細な説明は、図８において論じら
れる。データは、１２ビットデータバス５６を通しＲＡ
Ｍ２６に入力される。４ビットアドレスバス５８は、そ
のＲＡＭ内の１６のロケーションのどれにそのデータガ
書き込まれるかを決定する。書き込まれるべく選択され
たＲＡＭは、ボックス６０内の論理回路によって指定さ
れるが、このことについては、図９において更に詳しく
論じられる。
【００２３】このデータの全てがそのＲＡＭの全て内に
ロードされた後、出力サイクルが開始する。ＲＡＭブロ
ックの第１５サンプルに対するビット０は、マルチプレ
クサ回路装置（論理回路）３０及びアドレスバス５８を
通して選択され、かつその出力側の線路６２、６４、等
々上に出力される。ボックス３９のサンプル６３９に対
するビット０データは、線路６６上に出力されるであろ
う。このデータの全てが用意されると、線路６８上の出
力可能信号及び線路７０上の出力クロック信号によっ
て、このデータはＤ形フリップフロップ７２、７４等々
を通して、図３において論じられたフレームメモリに送
られる。
ロードされた後、出力サイクルが開始する。ＲＡＭブロ
ックの第１５サンプルに対するビット０は、マルチプレ
クサ回路装置（論理回路）３０及びアドレスバス５８を
通して選択され、かつその出力側の線路６２、６４、等
々上に出力される。ボックス３９のサンプル６３９に対
するビット０データは、線路６６上に出力されるであろ
う。このデータの全てが用意されると、線路６８上の出
力可能信号及び線路７０上の出力クロック信号によっ
て、このデータはＤ形フリップフロップ７２、７４等々
を通して、図３において論じられたフレームメモリに送
られる。
【００２４】この方式を働かせるために、そのデータは
各ＲＡＭから適正なオーダで選択され、かつ一度に１ビ
ットずつマルチプレクサ回路装置３０内に送られなけれ
ばならない。この回路装置の１つの可能な分解図は、図
８に示される。このデータは、データバス５６を通して
そのＲＡＭに送られる。このデータが記憶されるであろ
うＲＡＭロケーションは、アドレスバス５８を経由して
選択される。このＲＡＭが満たされたとき、書込み可能
信号が不活性化される。これらのＲＡＭの全てが満たさ
れた後、適当な時刻において、１２ビットデータサンプ
ルがアドレスバス５８によって指定されたそのＲＡＭロ
ケーションから読み出され、かつ１２：１マルチプレク
サ回路装置３０へ送られる。ビット指定線路８２は、線
路６２へ出力すべきビットを選択する。この例におい
て、ＲＡＭから選択読み出しされる最初のサンプルはサ
ンプル１５であり、かつこのサンプルからマルチプレク
サ出力される最初のビットはビット０であろう。
各ＲＡＭから適正なオーダで選択され、かつ一度に１ビ
ットずつマルチプレクサ回路装置３０内に送られなけれ
ばならない。この回路装置の１つの可能な分解図は、図
８に示される。このデータは、データバス５６を通して
そのＲＡＭに送られる。このデータが記憶されるであろ
うＲＡＭロケーションは、アドレスバス５８を経由して
選択される。このＲＡＭが満たされたとき、書込み可能
信号が不活性化される。これらのＲＡＭの全てが満たさ
れた後、適当な時刻において、１２ビットデータサンプ
ルがアドレスバス５８によって指定されたそのＲＡＭロ
ケーションから読み出され、かつ１２：１マルチプレク
サ回路装置３０へ送られる。ビット指定線路８２は、線
路６２へ出力すべきビットを選択する。この例におい
て、ＲＡＭから選択読み出しされる最初のサンプルはサ
ンプル１５であり、かつこのサンプルからマルチプレク
サ出力される最初のビットはビット０であろう。
【００２５】先に言及したように、一時に１つのＲＡＭ
のみが、データで以て満たされるように指定される。こ
れは、図９の論理回路によって達成され、この論理回路
は書込み可能信号を生成する。書込み可能信号は、線路
９２上に送られる。ボックス９８は、ｎ：２n デコーダ
を示す。線路９６はｎビットデータ語を送り、このデー
タ語は出力線路のどれが高レベルの信号を受信するかを
選択する。もし、例えば、高レベル信号が線路１００上
にあるべきであってかつ書込み可能信号もまた高レベル
であったならば、ＡＮＤゲート１０２は高レベルの書込
み可能信号を線路８６上に生成するであろう。これによ
って、最初のＲＡＭがデータで満たされるであろう。そ
のＲＡＭが満たされた後、線路９６上の信号は出力線路
１０６が使用可能となるように選択し、ＡＮＤゲート１
０８は、次のＲＡＭに書き込むために、線路１１０上に
書込み可能信号を生成するであろう。このプロセスは繰
り返され、最終的に各ＲＡＭの書込み可能信号の全てを
可能とする。
のみが、データで以て満たされるように指定される。こ
れは、図９の論理回路によって達成され、この論理回路
は書込み可能信号を生成する。書込み可能信号は、線路
９２上に送られる。ボックス９８は、ｎ：２n デコーダ
を示す。線路９６はｎビットデータ語を送り、このデー
タ語は出力線路のどれが高レベルの信号を受信するかを
選択する。もし、例えば、高レベル信号が線路１００上
にあるべきであってかつ書込み可能信号もまた高レベル
であったならば、ＡＮＤゲート１０２は高レベルの書込
み可能信号を線路８６上に生成するであろう。これによ
って、最初のＲＡＭがデータで満たされるであろう。そ
のＲＡＭが満たされた後、線路９６上の信号は出力線路
１０６が使用可能となるように選択し、ＡＮＤゲート１
０８は、次のＲＡＭに書き込むために、線路１１０上に
書込み可能信号を生成するであろう。このプロセスは繰
り返され、最終的に各ＲＡＭの書込み可能信号の全てを
可能とする。
【００２６】図１０は、図３及び図７において論じられ
たＤＭＤの入力回路装置の実施例である。入力線路１１
２は、図３で使用された例における４０の２５６ビット
幅シフトレジスタの各出力を示す。１６ビットレジスタ
の１つの分解図が最後のＲＡＭに対して示され、このＲ
ＡＭは、この例においては、ブロック＃３９である。デ
ータは、線路１１６を通してシフトレジスタバンクに入
る。入力クロックは、線路１１８上にある。線路１１８
がパルス駆動されると、最初のビットがレジスタ１２０
に入る。クロックが再びパルス駆動されると、このデー
タは右にシフトされて次のシフトレジスタ１２２に入
り、データの第２ビットがシフトレジスタ１２０に入
る。これは、シフトレジスタ１２４がロードされるま
で、続行される。線路１２６は、並列ラッチバンク１２
８内のこれらのシフトレジスタに接続された並列ラッチ
に対してロードクロック信号を通す。線路１３０及び１
３２は、バンク１２８に対するクリヤ及びプリセット信
号を通す。このシフトレジスタバンクが満たされた後、
このシフトレジスタバンクからのデータは並列ラッチバ
ンク１２８内に並列にロードされる。このプロセスは、
シフトレジスタバンクの各々に対して行われる。このデ
ータは、ラッチバンク１２８を通してＤＭＤ１３５の上
半部の電極上に入る。
たＤＭＤの入力回路装置の実施例である。入力線路１１
２は、図３で使用された例における４０の２５６ビット
幅シフトレジスタの各出力を示す。１６ビットレジスタ
の１つの分解図が最後のＲＡＭに対して示され、このＲ
ＡＭは、この例においては、ブロック＃３９である。デ
ータは、線路１１６を通してシフトレジスタバンクに入
る。入力クロックは、線路１１８上にある。線路１１８
がパルス駆動されると、最初のビットがレジスタ１２０
に入る。クロックが再びパルス駆動されると、このデー
タは右にシフトされて次のシフトレジスタ１２２に入
り、データの第２ビットがシフトレジスタ１２０に入
る。これは、シフトレジスタ１２４がロードされるま
で、続行される。線路１２６は、並列ラッチバンク１２
８内のこれらのシフトレジスタに接続された並列ラッチ
に対してロードクロック信号を通す。線路１３０及び１
３２は、バンク１２８に対するクリヤ及びプリセット信
号を通す。このシフトレジスタバンクが満たされた後、
このシフトレジスタバンクからのデータは並列ラッチバ
ンク１２８内に並列にロードされる。このプロセスは、
シフトレジスタバンクの各々に対して行われる。このデ
ータは、ラッチバンク１２８を通してＤＭＤ１３５の上
半部の電極上に入る。
【００２７】リフォーマッタモジュールを通りメモリ及
びＤＭＤの入力回路装置内へのデータの詳細なフローを
達成したので、多くの代替実施例のいくつかを論じるこ
とがいまや可能である。このような１例は、図１１に示
されている。上述の例では、１２ビットの解像度が使用
された。もしこれが３色に分割されるならば、このプロ
セスはビット数に加えて色ビットだけ分割される。実際
には、最適システムは、おそらく各色当たり８ビット、
２４ビットのデータであろう。
びＤＭＤの入力回路装置内へのデータの詳細なフローを
達成したので、多くの代替実施例のいくつかを論じるこ
とがいまや可能である。このような１例は、図１１に示
されている。上述の例では、１２ビットの解像度が使用
された。もしこれが３色に分割されるならば、このプロ
セスはビット数に加えて色ビットだけ分割される。実際
には、最適システムは、おそらく各色当たり８ビット、
２４ビットのデータであろう。
【００２８】バス１３４上の３色信号は、バス１３６上
のシステム制御器信号による指定に従い線路１３８Ａ又
は１３８Ｂのいずれかに送られる。線路１４２が線路１
４０Ａから活性的にデータを読み出していたならば、入
力データは線路１３８Ｂに送られ、かつブロック１４０
Ｂは満たされるであろう。ブロック１３８Ａ及び１４０
Ｂは、図３のリフォーマッタ回路装置１２の重複であ
る。線路１４６は、その後、フレームメモリへのデータ
出力線路である。このピンポン効果は、より高いデータ
速度を可能にする。多数のこのようなカスケード配置は
可能であり、設計者の想像によってのみ限定される。更
に、各色に１つの専用回路を提供するために、この回路
装置を各色ごとに重複することもできる。
のシステム制御器信号による指定に従い線路１３８Ａ又
は１３８Ｂのいずれかに送られる。線路１４２が線路１
４０Ａから活性的にデータを読み出していたならば、入
力データは線路１３８Ｂに送られ、かつブロック１４０
Ｂは満たされるであろう。ブロック１３８Ａ及び１４０
Ｂは、図３のリフォーマッタ回路装置１２の重複であ
る。線路１４６は、その後、フレームメモリへのデータ
出力線路である。このピンポン効果は、より高いデータ
速度を可能にする。多数のこのようなカスケード配置は
可能であり、設計者の想像によってのみ限定される。更
に、各色に１つの専用回路を提供するために、この回路
装置を各色ごとに重複することもできる。
【００２９】これまでビデオデータをリフォーマットす
る方法及び構成に対する特定の実施例を説明してきた
が、この特定の参照が前掲の特許の範囲に記載されてい
る以外に本発明の範囲を限定すると考えられることを意
図するものではない。
る方法及び構成に対する特定の実施例を説明してきた
が、この特定の参照が前掲の特許の範囲に記載されてい
る以外に本発明の範囲を限定すると考えられることを意
図するものではない。
【００３０】以上の説明に関して更に以下の項を開示す
る。
る。
【００３１】(1) (a) バッファ内にディジタルサンプル
を保持する工程であって、上記バッファの幅は各上記デ
ィジタルサンプルの幅に相当する上記保持する工程と、
(b) 上記ディジタルサンプルを語で読み出す工程であっ
て、上記語は上記バッファの持つ配列の列に相当する上
記読み出す工程と、(c) 前記語をフレームメモリに記憶
する工程であって、記憶時間はデータの１フレームを完
全にロードする時間量に相当する上記記憶する工程と、
(d) 上記フレームメモリの内容を空間的光変調装置配列
の入力に転送する工程と、(e) 上記データを表示するた
めに上記配列を光照射する工程と、(f) 上記標準ビデオ
信号からのデータストリームがなくなるまで工程(a)か
ら(e) を繰り返すことと、を含む標準ディジタルビデオ
信号からデータを表示する方法。
を保持する工程であって、上記バッファの幅は各上記デ
ィジタルサンプルの幅に相当する上記保持する工程と、
(b) 上記ディジタルサンプルを語で読み出す工程であっ
て、上記語は上記バッファの持つ配列の列に相当する上
記読み出す工程と、(c) 前記語をフレームメモリに記憶
する工程であって、記憶時間はデータの１フレームを完
全にロードする時間量に相当する上記記憶する工程と、
(d) 上記フレームメモリの内容を空間的光変調装置配列
の入力に転送する工程と、(e) 上記データを表示するた
めに上記配列を光照射する工程と、(f) 上記標準ビデオ
信号からのデータストリームがなくなるまで工程(a)か
ら(e) を繰り返すことと、を含む標準ディジタルビデオ
信号からデータを表示する方法。
【００３２】(2) 第１項記載の方法において、上記読
み出す工程は各語が同じ２進重みのビットを含むように
上記サンプルを読み出すことを更に含む、方法。
み出す工程は各語が同じ２進重みのビットを含むように
上記サンプルを読み出すことを更に含む、方法。
【００３３】(3) 第１項記載の方法において、上記記
憶する工程は同じ２進重みの語が上記空間的光変調装置
の列の各集合に対して空間的に連続であるように上記変
調装置の列の１つの集合に対して同じ２進重みの語を記
憶させることを更に含む、方法。
憶する工程は同じ２進重みの語が上記空間的光変調装置
の列の各集合に対して空間的に連続であるように上記変
調装置の列の１つの集合に対して同じ２進重みの語を記
憶させることを更に含む、方法。
【００３４】(4) 第１項記載の方法において、上記転
送する工程は上記メモリに接続された直列シフトレジス
タ内へデータを転送することを更に含む、方法。
送する工程は上記メモリに接続された直列シフトレジス
タ内へデータを転送することを更に含む、方法。
【００３５】(5) (a) ディジタルサンプルを保持する少
なくとも１とつのバッファであって、前記バッファの幅
が上記サンプルの各々の長さに実質的に等しい上記バッ
ファと、(b) 語ごとに上記バッファから上記サンプルを
読み出す読出し回路装置であって、上記語の長さは上記
バッファ内のサンプル数に実質的に等しい上記読出し回
路装置と、(c) 上記語を記憶するフレームメモリであっ
て、記憶時間が１全フレームに対してデータをロードす
るに要する時間の長さに実施的に等しい上記フレームメ
モリと、(d) 空間的光変調装置配列と、(e) 上記フレー
ムメモリから上記空間的光変調装置配列へ前記語を転送
する転送回路装置と、(f) 上記配列を照射する光源と、
を含む標準ディジタルビデオ信号を表示するシステム。
なくとも１とつのバッファであって、前記バッファの幅
が上記サンプルの各々の長さに実質的に等しい上記バッ
ファと、(b) 語ごとに上記バッファから上記サンプルを
読み出す読出し回路装置であって、上記語の長さは上記
バッファ内のサンプル数に実質的に等しい上記読出し回
路装置と、(c) 上記語を記憶するフレームメモリであっ
て、記憶時間が１全フレームに対してデータをロードす
るに要する時間の長さに実施的に等しい上記フレームメ
モリと、(d) 空間的光変調装置配列と、(e) 上記フレー
ムメモリから上記空間的光変調装置配列へ前記語を転送
する転送回路装置と、(f) 上記配列を照射する光源と、
を含む標準ディジタルビデオ信号を表示するシステム。
【００３６】(6) 第５項記載のシステムにおいて、上
記バッファはランダムアクセスメモリを含み、上記メモ
リは上記ディジタルサンプルの幅に等しい幅を有しかつ
深さが上記サンプルの全数の係数に等しい、システム。
記バッファはランダムアクセスメモリを含み、上記メモ
リは上記ディジタルサンプルの幅に等しい幅を有しかつ
深さが上記サンプルの全数の係数に等しい、システム。
【００３７】(7) 第５項記載のシステムにおいて、上
記読出し回路装置は上記バッファの数に等しい幅を有す
る語を生成するために上記バッファから並列に読み出す
ように動作し、かつ上記語の各ビットは２進重みに等し
い、システム。
記読出し回路装置は上記バッファの数に等しい幅を有す
る語を生成するために上記バッファから並列に読み出す
ように動作し、かつ上記語の各ビットは２進重みに等し
い、システム。
【００３８】(8) 第５項記載のシステムにおいて、上
記空間的光変調装置配列は個別に変更可能ミラー配列を
含む、システム。
記空間的光変調装置配列は個別に変更可能ミラー配列を
含む、システム。
【００３９】(9) 第５項記載のシステムにおいて、上
記転送回路装置は更に直列シフトレジスタを含む、シス
テム。
記転送回路装置は更に直列シフトレジスタを含む、シス
テム。
【００４０】(10) ２進空間的光変調装置１６内へ入力
するためにディジタル化標準ビデオデータをリフォーマ
ットする方法及び構成が開示される。データはデータフ
ォーマッタ１０に入り、上記フォーマッタ１０は等しく
重み付けされた２進データの全てをラインサンプルに分
離し、上記サンプルが、次いで、記憶される。上記デー
タは、次いで、適正なディジタルサンプルが上記空間的
光変調装置１６に適正な行と列に対応するように、メモ
リ１４から読み出される。
するためにディジタル化標準ビデオデータをリフォーマ
ットする方法及び構成が開示される。データはデータフ
ォーマッタ１０に入り、上記フォーマッタ１０は等しく
重み付けされた２進データの全てをラインサンプルに分
離し、上記サンプルが、次いで、記憶される。上記デー
タは、次いで、適正なディジタルサンプルが上記空間的
光変調装置１６に適正な行と列に対応するように、メモ
リ１４から読み出される。
【図１】本発明によるシステムの実施例における直交デ
ータ入力及び出力の配置線図。
ータ入力及び出力の配置線図。
【図２】本発明によるシステムの実施例におけるリフォ
ーマッタ回路装置のブロック図。
ーマッタ回路装置のブロック図。
【図３】本発明によるシステムの実施例におけるリフォ
ーマッタ回路装置、フレームメモリバッファ回路装置を
通してＤＭＤ配列の入力回路装置へのデータフローに関
するブロック図。
ーマッタ回路装置、フレームメモリバッファ回路装置を
通してＤＭＤ配列の入力回路装置へのデータフローに関
するブロック図。
【図４】本発明によるシステムの実施例におけるフレー
ムメモリバッファ回路装置の組織を示すブロック図。
ムメモリバッファ回路装置の組織を示すブロック図。
【図５】本発明によるシステムの実施例におけるフレー
ムメモリバッファ回路装置内の各ボックスのデータ書込
みオーダを示すブロック図。
ムメモリバッファ回路装置内の各ボックスのデータ書込
みオーダを示すブロック図。
【図６】本発明によるシステムの実施例におけるフレー
ムメモリバッファ回路装置内の各エリアの分解図。
ムメモリバッファ回路装置内の各エリアの分解図。
【図７】本発明によるシステムの実施例におけるディジ
タル化ビデオ信号をリフォーマットするリフォーマッタ
回路装置の構成を示すブロック図。
タル化ビデオ信号をリフォーマットするリフォーマッタ
回路装置の構成を示すブロック図。
【図８】本発明によるシステムの実施例におけるデータ
マルチプレクサ回路装置の構成を示すブロック図。
マルチプレクサ回路装置の構成を示すブロック図。
【図９】本発明によるシステムの実施例におけるフレー
ムメモリバッファ回路装置書込み使用可能信号を発生す
る論理回路の構成を示すブロック図。
ムメモリバッファ回路装置書込み使用可能信号を発生す
る論理回路の構成を示すブロック図。
【図１０】本発明によるシステムの実施例におけるＤＭ
Ｄの入力回路装置の構成を示すブロック図。
Ｄの入力回路装置の構成を示すブロック図。
【図１１】本発明によるシステムの代替実施例における
リフォーマッタ回路装置の配置方式を示すブロック図。
リフォーマッタ回路装置の配置方式を示すブロック図。
１０ データフォーマッタ １２ リフォーマッタ回路装置 １４ フレームメモリバッファ回路装置 １６ ＤＭＤの入力回路装置 ２６〜２８ ＲＡＭ ３０ マルチプレクサ回路装置 ３２〜３４ フレームメモリ ３６，３７，３９，４０，４１ （エリア内）ボックス ３８，５０ （フレームメモリ内）エリア ５２ ２５６ビットシフトレジスタ ５４ １６ビットシフトレジスタ ５６ データバス ５８ アドレスバス ６０ （書込み使用可能信号発生用論理回路を含む）ブ
ロック ７０ 出力クロック信号線路 ７２，７４ Ｄ形フリップフロップ ９８ デコーダ １１４ １６ビットシフトレジスタ １２８ ラッチバンク １３４ （３色信号）バス １３６ （システム制御器信号）バス １３８Ａ，１４０Ｂ リフォーマッタ回路装置 １４６ （フレームメモリへの）データ出力線路
ロック ７０ 出力クロック信号線路 ７２，７４ Ｄ形フリップフロップ ９８ デコーダ １１４ １６ビットシフトレジスタ １２８ ラッチバンク １３４ （３色信号）バス １３６ （システム制御器信号）バス １３８Ａ，１４０Ｂ リフォーマッタ回路装置 １４６ （フレームメモリへの）データ出力線路
Claims (2)
- 【請求項１】 (a) バッファ内にディジタルサンプルを
保持する工程であって、上記バッファの幅は各上記ディ
ジタルサンプルの幅に相当する上記保持する工程と、 (b) 上記ディジタルサンプルを語に読み出す工程であっ
て、上記語は上記バッファの持つ配列の列に相当する上
記読み出す工程と、 (c) 前記語をフレームメモリに記憶する工程であって、
記憶時間はデータの１フレームを完全にロードする時間
量に相当する上記記憶する工程と、 (d) 上記フレームメモリの内容を空間的光変調装置配列
の入力に転送する工程と、 (e) 上記データを表示するために上記配列を光照射する
工程と、 (f) 上記標準ビデオ信号からのデータストリームがなく
なるまで工程(a) から(e) を繰り返すこと、 を含む標準ディジタルビデオ信号からデータを表示する
方法。 - 【請求項２】 (a) ディジタルサンプルを保持する少な
くとも１とつのバッファであって、前記バッファの幅が
上記サンプルの各々の長さに実質的に等しい上記バッフ
ァと、 (b) 語ごとに上記バッファから上記サンプルを読み出す
読出し回路装置であって、上記語の長さは上記バッファ
内のサンプル数に実質的に等しい上記読出し回路装置
と、 (c) 上記語を記憶するフレームメモリであって、記憶時
間が全１フレームに対してデータをロードするに要する
時間の長さに実質的に等しい上記フレームメモリと、 (d) 空間的光変調装置配列と、 (e) 上記フレームメモリから上記空間的光変調装置配列
へ前記語を転送する転送回路装置と、 (f) 上記配列を照射する光源と、 を含む標準ディジタルビデオ信号を表示するシステム。
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|---|---|---|---|
| US755981 | 1991-09-06 | ||
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|---|---|
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