JPS62236076A - フレ−ムバツフアメモリアクセス方式 - Google Patents
フレ−ムバツフアメモリアクセス方式Info
- Publication number
- JPS62236076A JPS62236076A JP7967286A JP7967286A JPS62236076A JP S62236076 A JPS62236076 A JP S62236076A JP 7967286 A JP7967286 A JP 7967286A JP 7967286 A JP7967286 A JP 7967286A JP S62236076 A JPS62236076 A JP S62236076A
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- JP
- Japan
- Prior art keywords
- memory
- frame buffer
- pixels
- buffer memory
- data
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は表示画面を構成する各画素の情報を記憶する
フレームバッファメモリをアクセスする際のアクセス方
式に関する。
フレームバッファメモリをアクセスする際のアクセス方
式に関する。
従来フレームバッファメモリは表示情報を画面と１対１
に記憶するため大量のメモリ素子を必要とし、低価格、
高密度のメモリ素子であるダイナミックＲＡＭを用いて
構成することが一般的であった。
に記憶するため大量のメモリ素子を必要とし、低価格、
高密度のメモリ素子であるダイナミックＲＡＭを用いて
構成することが一般的であった。
この場合フレームバッファメモリへの表示情報の書き込
みは１点づつ行なわれていたが、ダイナミックＲＡＭは
アクセス時間がかかるため、最近ではフレームメモリの
前段にｍ×ｎピクセルのバッファを゛設け、フレームメ
モリに対して１回のメモリサイクルでｍｘｎピクセル同
時に書き込む方式を採用し、書き込みの高速化を実現し
ている。
みは１点づつ行なわれていたが、ダイナミックＲＡＭは
アクセス時間がかかるため、最近ではフレームメモリの
前段にｍ×ｎピクセルのバッファを゛設け、フレームメ
モリに対して１回のメモリサイクルでｍｘｎピクセル同
時に書き込む方式を採用し、書き込みの高速化を実現し
ている。
しかし、フレームバッファメモリはｍ×ｎピクセル同時
アクセスであるため表示のためのデータの読み出しもｍ
×ｎピクセルのフォーマントで行なう必要が生じるが、
表示はテレビ走査に従って行なわれるため、ｍｘｎピク
セル読み出してもｍピクセルのみ表示に使用しｍｘ（ｎ
−１）ピクセルを読み捨てるか、（表示の水平方向分解
能）×ｎビクセルのラインバッファに一担読み出したｍ
×ｎピクセルのデータを蓄えラインバッファの内容を表
示に使用する必要があった。この場合ラインバッファは
通常ダブルバッファ構造となる。
アクセスであるため表示のためのデータの読み出しもｍ
×ｎピクセルのフォーマントで行なう必要が生じるが、
表示はテレビ走査に従って行なわれるため、ｍｘｎピク
セル読み出してもｍピクセルのみ表示に使用しｍｘ（ｎ
−１）ピクセルを読み捨てるか、（表示の水平方向分解
能）×ｎビクセルのラインバッファに一担読み出したｍ
×ｎピクセルのデータを蓄えラインバッファの内容を表
示に使用する必要があった。この場合ラインバッファは
通常ダブルバッファ構造となる。
第１図は上記動作の概念図で、図において１はＭＸＮピ
クセルで構造されるフレームバッファメモリ、２はフレ
ームバッファメモリ１に書き込まれるｍｘｎピクセルア
レイ、３，４はｎＸＭピクセル相当のダブルバッファ構
成となっているラインバッファ、５は表示画面である。
クセルで構造されるフレームバッファメモリ、２はフレ
ームバッファメモリ１に書き込まれるｍｘｎピクセルア
レイ、３，４はｎＸＭピクセル相当のダブルバッファ構
成となっているラインバッファ、５は表示画面である。
このような構成においてｍ×ｎピクセルアレイ２に記憶
されている表示情報は１回のメモリサイクルでフレーム
バッファメモリ１の斜線の領域に古き込まれ、読み出す
ときは表示タイミングに従って上記フレームバッファメ
モリｌの斜線の領域）、 がラインバッファ３の
斜線の領域に転送される。
されている表示情報は１回のメモリサイクルでフレーム
バッファメモリ１の斜線の領域に古き込まれ、読み出す
ときは表示タイミングに従って上記フレームバッファメ
モリｌの斜線の領域）、 がラインバッファ３の
斜線の領域に転送される。
このフレームバッファメモリ１からラインバッファ３に
表示情報が転送されている間、自前にラインバッファ４
に転送されている表示情報が表示タイミングに従って表
示画面５に転送されている。
表示情報が転送されている間、自前にラインバッファ４
に転送されている表示情報が表示タイミングに従って表
示画面５に転送されている。
次にこのフレームバッファメモリのアクセス方式を実現
するための従来の回路例を説明する。
するための従来の回路例を説明する。
第２図は従来のフレームバッファメモリのアクセス方式
の回路図で、図において６はフレームバッファメモリ１
にｍ×ｎピクセルアレイ２に記憶されている表示情報を
書き込むため領域のアドレスを与えるアドレス信号線、
７は書き込みのタイミングを与える書き込みタイミング
信号線、８は表示アドレスを出力する表示アドレス線、
９は表示アドレス線に表示アドレスを与えるタイミング
発生回路、１０はアドレス信号線６からの書き込みアド
レス信号と表示アドレス線８からの表示アドレスを切り
換える切換回路、１１は切換回路１０の切り換えを制御
するためタイミング発生回路９から発生する切換信号を
切換回路１０に伝える切換信号線、１２はフレームバッ
ファメモリ１から読み出した表示情報のデータをライン
バッファ３，４に転送する際ラインバッファ３，４のい
ずれに上記データを転送するか否か選択する選択回路、
１３は表示画面５に表示情報を転送するラインバッファ
３．４のいずれを選択する選択回路、１４はタイミング
発生回路９から発生した選択信号を選択回路１２に伝え
、選択信号の反転信号を選択回路１３に伝えるための選
択信号線、１５は表示装置５とラインバッファ３．４と
の間のインタフェースである。
の回路図で、図において６はフレームバッファメモリ１
にｍ×ｎピクセルアレイ２に記憶されている表示情報を
書き込むため領域のアドレスを与えるアドレス信号線、
７は書き込みのタイミングを与える書き込みタイミング
信号線、８は表示アドレスを出力する表示アドレス線、
９は表示アドレス線に表示アドレスを与えるタイミング
発生回路、１０はアドレス信号線６からの書き込みアド
レス信号と表示アドレス線８からの表示アドレスを切り
換える切換回路、１１は切換回路１０の切り換えを制御
するためタイミング発生回路９から発生する切換信号を
切換回路１０に伝える切換信号線、１２はフレームバッ
ファメモリ１から読み出した表示情報のデータをライン
バッファ３，４に転送する際ラインバッファ３，４のい
ずれに上記データを転送するか否か選択する選択回路、
１３は表示画面５に表示情報を転送するラインバッファ
３．４のいずれを選択する選択回路、１４はタイミング
発生回路９から発生した選択信号を選択回路１２に伝え
、選択信号の反転信号を選択回路１３に伝えるための選
択信号線、１５は表示装置５とラインバッファ３．４と
の間のインタフェースである。
ここにおいて、タイミング発生回路９から出力される選
択信号は極性を反転して選択回路１２゜１３に伝えられ
、フレームバッフアメ−モリｌからラインバッファ３に
表示情報が転送されている時、ラインバッファ４から表
示画面５に表示情報のデータが転送されるように制御さ
れている。
択信号は極性を反転して選択回路１２゜１３に伝えられ
、フレームバッフアメ−モリｌからラインバッファ３に
表示情報が転送されている時、ラインバッファ４から表
示画面５に表示情報のデータが転送されるように制御さ
れている。
［発明が解決しようとする問題点〕
従来のフレームバッファメモリのアクセス方式は以上の
ように構成されているので複数のラスターに対応してダ
ブルバッファ構成のラインバッファを構成する必要があ
る。
ように構成されているので複数のラスターに対応してダ
ブルバッファ構成のラインバッファを構成する必要があ
る。
これに伴って例えば２５６色の色情報を記憶する場合１
０２４Ｘ１０２４のフレームバッファメモリが必要で、
４×４ピクセスアレイで書き込むときには４Ｘ１０２４
Ｘ８ビツトの高速のラインバッファを用意しなければな
らなかった。しかもフレームバッファからの読み出しデ
ータ幅は４×４Ｘ８＝１２８ビツトであり周辺回路を含
めて大量のハードウェアが必要となっていた。
０２４Ｘ１０２４のフレームバッファメモリが必要で、
４×４ピクセスアレイで書き込むときには４Ｘ１０２４
Ｘ８ビツトの高速のラインバッファを用意しなければな
らなかった。しかもフレームバッファからの読み出しデ
ータ幅は４×４Ｘ８＝１２８ビツトであり周辺回路を含
めて大量のハードウェアが必要となっていた。
この発明は上記のものの欠点を除去するためになされた
もので、書き込みと読み出しを高速に行なうとともにハ
ードウェアの削減を実現するフレームバッファメモリの
アクセス方式を得ることを目的としている。
もので、書き込みと読み出しを高速に行なうとともにハ
ードウェアの削減を実現するフレームバッファメモリの
アクセス方式を得ることを目的としている。
〔問題点を解決するための手段〕
このためこの発明は表示画面を構成する各画素の位置に
１：１に対応して配列されるピクセルを記憶するフレー
ムバッファメモリ１の読み出しを行なう場合、フレーム
バッファメモリ１をアクセス単位３７〜４０のメモリブ
ロックに分割し、メモリブロックに異なるアドレスを与
えるごとにより、ｍ×ｎピクセルをｌ［ｆｉのメモリサ
イクルで書き込んだときｍ×ｎ＝Ｑ×Ｐを満たすＱ×Ｐ
ピクセルを１回のメモリサイクルで読み出すようにした
ことを特徴とするものである。
１：１に対応して配列されるピクセルを記憶するフレー
ムバッファメモリ１の読み出しを行なう場合、フレーム
バッファメモリ１をアクセス単位３７〜４０のメモリブ
ロックに分割し、メモリブロックに異なるアドレスを与
えるごとにより、ｍ×ｎピクセルをｌ［ｆｉのメモリサ
イクルで書き込んだときｍ×ｎ＝Ｑ×Ｐを満たすＱ×Ｐ
ピクセルを１回のメモリサイクルで読み出すようにした
ことを特徴とするものである。
この発明においてはアクセス単位に分割されたフレーム
バッファメモリ１のメモリブロックにｍ×ｎピクセルを
１回のメモリサイクルで書き込む。
バッファメモリ１のメモリブロックにｍ×ｎピクセルを
１回のメモリサイクルで書き込む。
そしてフレームバッファメモリ１から読み出すとき、上
記メモリブロックに書き込んだ時のアドレスとは異なる
アドレスを与え、ｍ Ｘ ｎ ＝ Ｑ Ｘ Ｐを満たす
Ｑ×Ｐピクセルを１回のメモリサイクルでフレームバッ
ファメモリ１から読み出す。
記メモリブロックに書き込んだ時のアドレスとは異なる
アドレスを与え、ｍ Ｘ ｎ ＝ Ｑ Ｘ Ｐを満たす
Ｑ×Ｐピクセルを１回のメモリサイクルでフレームバッ
ファメモリ１から読み出す。
以下この発明の一実施例を図について説明する。
第３図は本発明によるフレームバッファメモリの概念を
示す図で、図において２１〜３６はピクセルに対応する
メモリブロック、３７．３８は書き込みの際のアクセス
単位、３９．４０は読み出” Ｌ（７）際。
示す図で、図において２１〜３６はピクセルに対応する
メモリブロック、３７．３８は書き込みの際のアクセス
単位、３９．４０は読み出” Ｌ（７）際。
アクセス単位、れ。また第４図は第。
図のフレームバッファメモリに対し書き込むデータの構
成とデータ位置を示すものでこの例では４×４の構成で
１６ピクセル同時に書き込みを行なう。但し、第４図の
データの内容はどのメモリブロックにデータを書くかを
フラグで示すもので実際にフレームバッファメモリに書
き込まれるデータ（色コード）は別途与えられる。第５
図は表示のために第３図のフレームバッファメモリから
読み出すデータの構成とデータ位置を示すものでこの例
では１×１６の構成で１６ピクセル同時に読み出しを行
なう。このようにしてｍ×ｎピクセルを１回のメモリサ
イクルで書き込んだときｍｘｎ＝Ｑ×Ｐを満たすＱ×Ｐ
ビクセルを１回のメモリサイクルで読み出すようにして
いる。この場合ｍ＝ｎ＝４、Ｑ＝ｌＳＰ＝１６である。
成とデータ位置を示すものでこの例では４×４の構成で
１６ピクセル同時に書き込みを行なう。但し、第４図の
データの内容はどのメモリブロックにデータを書くかを
フラグで示すもので実際にフレームバッファメモリに書
き込まれるデータ（色コード）は別途与えられる。第５
図は表示のために第３図のフレームバッファメモリから
読み出すデータの構成とデータ位置を示すものでこの例
では１×１６の構成で１６ピクセル同時に読み出しを行
なう。このようにしてｍ×ｎピクセルを１回のメモリサ
イクルで書き込んだときｍｘｎ＝Ｑ×Ｐを満たすＱ×Ｐ
ビクセルを１回のメモリサイクルで読み出すようにして
いる。この場合ｍ＝ｎ＝４、Ｑ＝ｌＳＰ＝１６である。
次にこのアクセス方式を実現するためのハードウェアの
構成を説明する。
構成を説明する。
第６図はハードウェアの構成図で図において５１は表示
情報の書き込みのためのデータ、５２は書き込みのため
のデータ５１の配置を変えるための選択回路群、５３は
選択回路群５２によって再配置された書き込みのための
データ、５４はフレームバッファメモリｌから読み出さ
れたメモリブロックの表示情報、５５は読み出された表
示情報の配置を変えるための選択回路群、５６は選択回
路群５５によって再配置されたフレームバッファメモリ
ｌから読み出された表示情報、５７は従来のタイミング
発生回路９とインタフェース１５とを兼ね備えた表示制
御回路、５８はフレームバッファメモリｌに書き込む色
データ等の表示情報である。
情報の書き込みのためのデータ、５２は書き込みのため
のデータ５１の配置を変えるための選択回路群、５３は
選択回路群５２によって再配置された書き込みのための
データ、５４はフレームバッファメモリｌから読み出さ
れたメモリブロックの表示情報、５５は読み出された表
示情報の配置を変えるための選択回路群、５６は選択回
路群５５によって再配置されたフレームバッファメモリ
ｌから読み出された表示情報、５７は従来のタイミング
発生回路９とインタフェース１５とを兼ね備えた表示制
御回路、５８はフレームバッファメモリｌに書き込む色
データ等の表示情報である。
ここに第４図のデータを第３図のアクセス単位３７の位
置に書き込む場合、データのビット０は２１のメモリブ
ロック、ビット１は２２のメモリブロックのように対応
するが、３８の位置に書き込む場合にはデータＯは２５
のメモリブロック、データ１は２６のメモリブロックの
ように対応させる必要がある。
置に書き込む場合、データのビット０は２１のメモリブ
ロック、ビット１は２２のメモリブロックのように対応
するが、３８の位置に書き込む場合にはデータＯは２５
のメモリブロック、データ１は２６のメモリブロックの
ように対応させる必要がある。
そこで第６図に示す選択回路群５２を書き込みアドレス
信号線６から出力される書き込みアドレスに応じて変換
する。
信号線６から出力される書き込みアドレスに応じて変換
する。
また第３図のアクセス単位３９の位置にある１×１６ピ
クセルのデータを読み出す場合には、メモリブロック２
１のデータがデータＯ，メモリブロック２２のデータが
データ１に対応するが、４０の１×１６を読み出し表示
する場合には、メモリブロック２５のデータがデータ０
．メモリブロック２６のデータがデータｌに対応させる
必要がある。
クセルのデータを読み出す場合には、メモリブロック２
１のデータがデータＯ，メモリブロック２２のデータが
データ１に対応するが、４０の１×１６を読み出し表示
する場合には、メモリブロック２５のデータがデータ０
．メモリブロック２６のデータがデータｌに対応させる
必要がある。
そこで第６図に示す選択回路群５５を読み出しアドレス
信号線８から出力される読み出しアドレス信号に応じて
変換する。
信号線８から出力される読み出しアドレス信号に応じて
変換する。
このようにしてフレームバッファメモリをアクセス単位
のメモリブロックに分割し、メモリブロックに異なるア
ドレスを与えてｍｘ ｎ＝Ｑ×Ｐを満たすＱ×Ｐピクセ
ルを１回のメモリサイクルで読み出す。
のメモリブロックに分割し、メモリブロックに異なるア
ドレスを与えてｍｘ ｎ＝Ｑ×Ｐを満たすＱ×Ｐピクセ
ルを１回のメモリサイクルで読み出す。
（発明の効果〕
以上述べたようにこの発明は、表示画面を構成する各画
素の位置にｌ：１に対応して配列されるピクセルを記憶
するフレームバッファメモリの読み出しを行なう場合、
フレームバッファメモリをアクセス単位のメモリブロッ
クに分割し、メモリブロックに異なるアドレスを与える
ことにより、ｍｘｎピクセルを１回のメモリサ・イクル
で書き込んだときｍ×ｎ＝Ｑ×Ｐを満たすＱ×Ｐピクセ
ルを１回のメモリサイクルで読み出すようにしたので高
速で読み出しと書き込みが行なえるとともにバー１！ウ
エアの軽減を図ることができる。
素の位置にｌ：１に対応して配列されるピクセルを記憶
するフレームバッファメモリの読み出しを行なう場合、
フレームバッファメモリをアクセス単位のメモリブロッ
クに分割し、メモリブロックに異なるアドレスを与える
ことにより、ｍｘｎピクセルを１回のメモリサ・イクル
で書き込んだときｍ×ｎ＝Ｑ×Ｐを満たすＱ×Ｐピクセ
ルを１回のメモリサイクルで読み出すようにしたので高
速で読み出しと書き込みが行なえるとともにバー１！ウ
エアの軽減を図ることができる。
第１図は本発明のフレームバッファメモリのメモリブロ
ックの分割の概念を示す図、第２図はフレ二ムバッファ
メモリ、に書き込むデータの構成と位置を示す図、第３
図はフレームバッファメモリから読み出すデータの構成
と位置を示す図、第４図は本発明の方式を実現するハー
ドウェアの構成図、第５図は従来のフレームバッファメ
モリへの書き込みと読み出しのアクセス動作の概念を示
す図、第６図は従来のアクセス方式を実現するため蝉
のハードウェアの構成図である。 ■・・・フレームバッファメモリ、２・・・ｍ×ｎピク
セルアレイ、３．４・・・ラインバッファ、５２．５５
・・・選択回路群、５７・・・表示制御回路。 代理人 大 岩 増 雄（ほか２名）第１図 第２図 第３図第５図 第６図 手続補正書く自発） ５ 待Ｊ午庁長官殿
し−）１、事件の表示 特願昭６１−７９６７２
号苓 ２、発明の名称 フレームバッファメモリアクセス方式 ３、補正をする者 シ ー゛。 ′；？・２，１ｊ −一、−′ 面′、−パ 補正の対象 特許請求の範囲、発明の詳細な説明の欄。 補正の内容 ｆｌ）特許請求の範囲を別紙の通り補正する。 （２）明細書第３頁第２０行目「自前に」とあるの「事
前に」と補正する。 以上 ２、特許請求の範囲 表示画面を構成する各画素の位置に１：１に対応して配
列されるビクセルを記憶するフレームバッツァメモリの
読み出しを行なう場合、フレームバ、７フアメモリをア
クセス単位のメモリブロックに分割し、メモリブロック
に異なるアドレスを与えることにより、ｍｘｎピクセル
を１回のメモリサイクルで書き込んだときｍ Ｘ ｎ
＝ Ｑ Ｘ Ｐを満たすＱ×ＰピクセルをＩＬＩＱのメ
モリサイクルで読み出すようにしたことを特徴とするフ
レームバッファメモリアクセス方式。 但し、ｍ、Ｑは水平方向のピクセル数、ｎ、 Ｐは垂
直方向のピクセル数で２より大きな整数を表わす。
ックの分割の概念を示す図、第２図はフレ二ムバッファ
メモリ、に書き込むデータの構成と位置を示す図、第３
図はフレームバッファメモリから読み出すデータの構成
と位置を示す図、第４図は本発明の方式を実現するハー
ドウェアの構成図、第５図は従来のフレームバッファメ
モリへの書き込みと読み出しのアクセス動作の概念を示
す図、第６図は従来のアクセス方式を実現するため蝉
のハードウェアの構成図である。 ■・・・フレームバッファメモリ、２・・・ｍ×ｎピク
セルアレイ、３．４・・・ラインバッファ、５２．５５
・・・選択回路群、５７・・・表示制御回路。 代理人 大 岩 増 雄（ほか２名）第１図 第２図 第３図第５図 第６図 手続補正書く自発） ５ 待Ｊ午庁長官殿
し−）１、事件の表示 特願昭６１−７９６７２
号苓 ２、発明の名称 フレームバッファメモリアクセス方式 ３、補正をする者 シ ー゛。 ′；？・２，１ｊ −一、−′ 面′、−パ 補正の対象 特許請求の範囲、発明の詳細な説明の欄。 補正の内容 ｆｌ）特許請求の範囲を別紙の通り補正する。 （２）明細書第３頁第２０行目「自前に」とあるの「事
前に」と補正する。 以上 ２、特許請求の範囲 表示画面を構成する各画素の位置に１：１に対応して配
列されるビクセルを記憶するフレームバッツァメモリの
読み出しを行なう場合、フレームバ、７フアメモリをア
クセス単位のメモリブロックに分割し、メモリブロック
に異なるアドレスを与えることにより、ｍｘｎピクセル
を１回のメモリサイクルで書き込んだときｍ Ｘ ｎ
＝ Ｑ Ｘ Ｐを満たすＱ×ＰピクセルをＩＬＩＱのメ
モリサイクルで読み出すようにしたことを特徴とするフ
レームバッファメモリアクセス方式。 但し、ｍ、Ｑは水平方向のピクセル数、ｎ、 Ｐは垂
直方向のピクセル数で２より大きな整数を表わす。
Claims (1)
- 【特許請求の範囲】 表示画面を構成する各画素の位置に１：１に対応して配
列されるピクセルを記憶するフレームバッファメモリの
読み出しを行なう場合、フレームバッファメモリをアク
セス単位のメモリブロックに分割し、メモリブロックに
異なるアドレスを与えることにより、ｍ×ｎピクセルを
１回のメモリサイクルで書き込んだときｍ×ｎ＝Ｑ×Ｐ
を満たすＱ×Ｐピクセルを１回のメモリサイクルで読み
出すようにしたことを特徴とするフレームバッファメモ
リアクセス方式。 但し、ｍ、Ｑは水平方向のピクセル数、Ｎ、Ｐは垂直方
向のピクセル数で２より大きな整数を表わす。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7967286A JPS62236076A (ja) | 1986-04-07 | 1986-04-07 | フレ−ムバツフアメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7967286A JPS62236076A (ja) | 1986-04-07 | 1986-04-07 | フレ−ムバツフアメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62236076A true JPS62236076A (ja) | 1987-10-16 |
Family
ID=13696676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7967286A Pending JPS62236076A (ja) | 1986-04-07 | 1986-04-07 | フレ−ムバツフアメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62236076A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01176399A (ja) * | 1987-12-29 | 1989-07-12 | Advantest Corp | メモリ試験装置 |
| JPH01176397A (ja) * | 1987-12-29 | 1989-07-12 | Advantest Corp | メモリ試験装置 |
| JPH02154399A (ja) * | 1987-12-29 | 1990-06-13 | Advantest Corp | メモリ試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439098A (en) * | 1977-08-31 | 1979-03-24 | Kyowa Hakko Kogyo Co Ltd | Mitomycin c derivatives |
-
1986
- 1986-04-07 JP JP7967286A patent/JPS62236076A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5439098A (en) * | 1977-08-31 | 1979-03-24 | Kyowa Hakko Kogyo Co Ltd | Mitomycin c derivatives |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01176399A (ja) * | 1987-12-29 | 1989-07-12 | Advantest Corp | メモリ試験装置 |
| JPH01176397A (ja) * | 1987-12-29 | 1989-07-12 | Advantest Corp | メモリ試験装置 |
| JPH02154399A (ja) * | 1987-12-29 | 1990-06-13 | Advantest Corp | メモリ試験装置 |
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