JPH0118432B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、図形、画像等のメモリ制御装置に係
り、特に同一メモリを用いて、縦横方向の1/2間
引きデータ（縮小データ）及び原データの保持、
読み出しを行うことができるメモリ制御装置に関
する。

(b) 技術の背景 最近、文書類をイメージ情報の侭、伝送、蓄
積、処理する技術が著しく進歩しつつあるが、イ
メージ情報は符号化された数値文字情報に比べて
多くのメモリを必要とする。

このようなイメージ情報を蓄積するメモリの方
は、例えば光デイスク等，実用化が進められてい
るが、そのイメージ情報をデイスプレイ上に表示
する技術に関しては、末だ充分な技術が確立され
ていないのが現状である。

然して、該デイスプレイの表示を見る人間の目
の方は、原データから、例えば縦横それぞれ1/2
に間引きしたデータでも、充分判読できる特性が
あり、本発明はこの目の特性に着目して考えださ
れたものであり、画像メモリに蓄積されている原
データから、効率良く間引きデータを取り出して
表示する方法に関連している。

(c) 従来技術と問題点 図形、画像情報等のメモリ制御装置において、
該情報の間引きデータ（縮小データ）及び原デー
タを保持する手段として、従来においては、原
データと間引きデータを別のメモリに保持する。
原データのみを保持し、間引きデータが必要な
場合は、原データを読み出し、間引き回路を通し
て間引きデータを作成する。等の方法がある。
の方法は、図形、画像の処理を行う為に、両方の
メモリを操作しなければならず、処理量が膨大に
なる欠点があり、の方法は、原データを読み出
して間引きデータを作成する為、単位時間当たり
に出力できる間引きデータ量が原データの1/4に
なり、高速処理には不都合となる問題があつた。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、図形、画像情
報の処理について、原データのみを操作すれば、
自動的に縦横方向の1/2間引きデータ（縮小デー
タ）が得られるメモリ制御装置を提供すること
と、原データと間引きデータの読み出しについ
て、単位時間当たりに読み出せる情報量を同一に
することができるメモリ制御装置を提供すること
を目的とするものである。

(e) 発明の構成 そしてこの目的は、本発明によれば、２値の画
像情報を保持する為の第１と第２のメモリ装置を
具備した画像メモリ制御装置であつて、該メモリ
装置に格納する情報について、１語の中のビツト
列を偶数ビツト列と奇数ビツト列に分割し、１語
の中の偶数ビツト列と奇数ビツト列をそれぞれ上
記第１のメモリ装置と第２のメモリ装置に保存
し、原密度のまま表示するときは両メモリ装置よ
り偶数ビツト列、奇数ビツト列を交互に読み出し
表示し、1/2の密度で表示するときは一方のメモ
リ装置よりビツト列を読み出し表示することを特
徴とする画像メモリ制御装置を提供することによ
つて達成される。

(f) 発明の実施例 本発明の主旨を要約すると、本発明の画像メモ
リ制御装置は、図形、画像を保持するメモリを２
つのバンクに分け、更に図形、画像の原データ
を、偶数ビツト列と奇数ビツト列に分割し、それ
ぞれを１語単位で、上記２つのバンクに交互に保
持し、間引きデータ又は原データを、単位時間当
たりの出力量を一定にして、選択的に出力するよ
うにしたものである。

以下本発明の実施例を図面によつて詳述する。
第１図は本発明を適用した画像データ処理システ
ムの構成例を示した図である。

図面において、１は図形、画像情報を保持する
画像メモリであり、且つラスタースキヤン方式の
CRTデイスプレイ装置のリフレツシユバツフア
を兼ねている。画像メモリのサイズはａ×ｂビツ
トであるものとする。２はCRTデイスプレイ装
置の画面走査用のCRTコントローラ（以下
CRTCという）、３はラスタースキヤン方式の
CRTビツトマツプデイスプレイ（画面の１画素
とメモリの１ビツトが対応している）装置であ
り、その解像度はａ／２×ｂ／２画素である。従
つて、CRTデイスプレイ装置３には、画像メモ
リデータを縦横1/2間引きをして表示すれば、画
像メモリに保持された全体の画像が1/4に縮小し
て表示され、間引きを行わず、原データを用いれ
ば、全体の1/4の部分が元の解像度の侭表示され
ることになる。４は高解像度のスキヤナで、この
スキヤナから入力された図形、画像情報が、画像
メモリ１に格納され、原データとなる。５はプリ
ンタで画像メモリ１中の画像情報をプリントアウ
トする。６は画像情報の処理、画面の処理を行う
制御装置であり、通常マイクロプロセツサー等が
使用される。

以上のシステム構成において、スキヤナ４から
読み込まれた原稿の内容が、画像メモリ１に原デ
ータとして格納され、更に縦横共1/2に間引きさ
れて、原稿全体がCRTデイスプレイ装置３に縮
小表示される。又原稿の一部を縮小しないで（間
引きしないで）、原データの侭表示することも可
能である。（この場合は合拡大とも言える） そして、通常上記縮小データはCRT等の画面
モニター用に、原データは高精度の図面作成用に
使用される。

更に、画像メモリ１に保持されているデータに
関して、各種の変換処理を行う為には、原データ
のみを操作すれば良く、その結果が1/2間引き画
像として、CRTデイスプレイ装置３に表示され
る。

第２図が第１図の画像メモリ１の詳細ブロツク
を示す図であり、１１がメモリアレー部であり、
２１は制御装置６からのアクセスとCRTC２から
のアクセスの競合制御回路であり、同時に両者が
メモリアレー１１をアクセスすることがないこと
を保障する。２２は間引き表示の場合のメモリア
レー１１へのアドレスを、CRTC２から出力され
るアドレスから生成する回路であり、後述する第
３図のアドレス選択回路１６，１７へ接続され
る。２３は制御装置６へ送出するメモリアレー１
１からの出力データのバツフアであり、ｎビツト
からなる。２４はCRTデイスプレイ装置３へ送
出するメモリアレー１１からの出力データバツフ
アであり、ｎビツトからなる。２５はCRTデイ
スプレイ装置３に原データを表示するか、又は1/
２間引きデータを表示するかを制御装置６からの
指示に従つて、選択するための回路である。

本図において、実線はデータを示し、点線は制
御信号を示している。

第３図はメモリアレー部１１の詳細ブロツク図
である。１２，１３は制御回路からの書き込みデ
ータについて、偶数ビツト列、奇数ビツト列を１
語ずつ交互に保持する1/2ｎビツト構成のメモリ
バンクである。１４は入力（書き込み）データ切
り替え回路であり、第４図に示すように、２入
力，１出力のマルチプレクサーで構成され、メモ
リバンク（０）１２へは制御装置６からの書き込
みアドレスが偶数の時は、偶数ビツト列を、該ア
ドレスが奇数の時は、奇数ビツト列を、それぞれ
出力し、メモリバンク１へは、制御装置６からの
アドレスが偶数の時は、奇数ビツト列を、該アド
レスが奇数の時は偶数ビツト列を出力する。１５
は出力（読み出し）データ切り替え回路であり、
第５図に示すように、３入力，１出力のマルチプ
レクサーで構成され、間引きをしない場合は、第
６図のバンク（０）１２，(1)１３、の両者の第ｌ
語のデータを、第７図のように組み替えて出力
し、間引きを行う場合は、バンク（０）１２の第
ｍ語と、バンク(1)１３の第ｍ＋１語（ここで、ｍ
は偶数）のデータを第８図のように組み立てて出
力する。１６はバンク（０）YZのアドレス選択
回路であり、３入力，１出力のマルチプレクサー
で構成され、制御装置６からのアクセス時には、
制御装置６からのアドレスを、又CRTC２からの
アクセスで、且つ間引きなしの場合には、CRTC
２から出力されるアドレスを、更にCRTC２から
のアクセスで、且つ間引きをする場合は、CRTC
２から出力されるアドレスを、１ビツト左シフト
したアドレスの最下位の第１ビツト目に“０”を
付加した値（即ち、原アドレスを２倍にしたアド
レス）をアドレスとして、それぞれメモリバンク
（０）１２に出力する。１７はバンク(1)１３のア
ドレス選択回路であり、３入力，１出力のマルチ
プレクサーで構成され、制御装置６からのアクセ
ス時には、制御装置６からのアドレスを、又
CRTC２からのアクセスで、且つ間引きなしの場
合は、CRTC２から出力されるアドレスを、更に
CRTC２からのアクセスで、且つ間引きをする場
合は、CRTC２から出力されるアドレスを、１ビ
ツト左シフトしたアドレスの最下位の第１ビツト
目に“１”を付加した値（即ち、原アドレスを２
倍＋１したアドレス）をアドレスとして、それぞ
れメモリバンク(1)１３に出力する。

CRTC２からのアドレスと各メモリバンクへの
アドレス変換については、第１０図，第１１図に
て詳述する。

第４図は入力データ切り替え回路１４の詳細図
であり、ADRSOはアドレス選択回路１６，１７
からの出力アドレスの最下位ビツトであり、制御
装置６からのライトアドレスの場合は、書き込み
アドレスの最下位ビツトである。

第５図は出力データ切り替え回路１５の詳細図
であり、間引きアリ、間引きナシは、それぞれ間
引きを行うか、又は行わないかを示す選択信号で
あり、第２図におけるアクセス制御回路２１及び
表示選択回路２５で作成される。ADRSOはアド
レス選択回路１６，１７からの出力アドレスの最
下位ビツトであり、CRTC２からのアドレスで、
間引きを行う場合は前記付加ビツトである。

第６図は、ｎ＝16の場合の、メモリバンク
（０）１２及びメモリバンク(1)１３の語番号及び
保持するビツト番号との対応を示す図である。

第７図は、ｎ＝16の場合で、間引きをしない場
合の入出力データのビツト列の並びを示す図であ
り、第８図は間引きを行う場合の出力データのビ
ツト列の並びを示す図である。

第９図は制御装置６及びCRTC２から見た、画
像メモリ１のビツト対応とアドレスの割り付けを
示す図であり、本図の語番号が第６図の語番号に
対応している。

以下に、画像メモリ部の動作について、制御装
置６からのアクセスと、CRTC２からのアクセス
に分けて説明する。

制御装置６からのアクセスについては、常に原
データの形で行われるので、書き込みの場合は、
第７図のようなビツト列のデータが、第３図、第
４図で説明した入力データ切り替え回路１４によ
り、第６図に示すように、書き込みアドレスが偶
数の時は、バンク（０）１２には偶数ビツト列デ
ータが、バンク(1)１３には奇数ビツト列データが
入力され、又書き込みアドレスが奇数の時は、バ
ンク（０）１２には奇数ビツト列データが、バン
ク(1)１３には偶数ビツト列データが入力され、そ
れぞれのバンクに書き込まれる。

読み出しの場合は、第６図のように、２つのメ
モリバンクに交互に保持されている偶数ビツト列
データと奇数ビツト列データとが、第３図、第５
図で説明した出力データ切り替え回路により、第
７図のようなビツト列に組み替えられて出力され
る。

CRTC２からのアクセスは、読み出しのみであ
り、間引きをしない場合は、前述の制御装置６か
らアクセス時の読み出し時と全く同様である。然
して、間引きを行う場合は、CRTC２は第９図の
左上1/4の部分がリフレツシユバツフアとなるよ
うにアドレスを出力させると共に、メモリバンク
（０）１２には第３図のバンク０アドレス選択回
路１６を介して、CRTC２からのアドレスを１ビ
ツト左シフトしたアドレスの最下位の第１ビツト
目に“０”を付加した値をアドレスとして供給
し、メモリバンク(1)１３には第３図のバンク１ア
ドレス選択回路１７を介して、CRTC２からのア
ドレスを１ビツト左シフトしたアドレスの最下位
の第１ビツト目に“１”を付加した値をアドレス
として供給することにより、バンク（０）１２，
バンク(1)１３の各々から偶数ビツト列のみを読み
出し、第３図、第５図の出力データ切り替え回路
１５により、第８図のようなビツト列データを組
み立てて出力する。このようにして、第９図に示
すメモリデータの内、縦横とも偶数ビツト番号の
データのみが読み出され、縦横共に1/2に間引き
された（縮小された）情報がCRTデイスプレイ
装置３上に表示される。

上記の表示過程を更に具体的に説明すると、以
下のようになる。即ち、第９図をｎ＝16，ａ＝
96，ｂ＝12の場合（デイスプレイ画面のドツト数
は48×６の場合）について書き直すと、メモリの
語番号は第１０図の通りとなる。

一方、CRTC2は表示すべきデータを保持した
画像メモリ１のアドレスを順次出力するが、この
場合は上記メモリの左上1/4部分（第１０図太線
枠内）を、間引きしない場合と同等となるように
設定して出力するのである。（このことが、前述
のリフレツシユバツフアとなるようにアドレスを
出力することを意味する） 即ち、CRTC2から出力されるアドレスは０，
１，２，６，７，８，１２，１３，１４，１８，
１９，２０，２４，２５，２６，３０，３１，３
２，０，１，２，…となる。このアドレスがメモ
リ装置（０）１２，(1)１３に与えられる時は、前
述のように１ビツト左シフトして、最下位の第１
ビツト目に０，１を付加しているので、実際にバ
ンク０，１に与えられるアドレスは第１１図に示
すようになり、第１０図で見ると斜線部で示した
語となり、縦方向も一ライン毎に読み出され、横
方向は各語の偶数ビツトのみが読み出されている
ので、結局縦横共に1/2に間引きされた情報が
CRTデイスプレイ上に表示されることが理解さ
れる。

第１２図が、第９図で説明した画像メモリ１と
CRTデイスプレイ上の画面３との関係を示した
図であり、左側の画面３は間引きナシデータの画
面を示し、右側の画面３は縦横方向に1/2間引き
したデータの画面を示している。

この図から明らかな如く、原データと間引きデ
タの読み出しについて、単位時間当たりに読み出
情報量が同一になつていることが判る。

以上の説明から明らかなように、本発明の一実
施例によれば、CRTデイスプレイ上に画像情報
を、原データの侭の表示と、間引き（縮小）表示
とが同一のメモリを用いて行うことができる為、
コスト、スペースの削減効果があり、又画像の処
理についても、原データのみを操作すれば、その
結果が間引きデータとしてCRTデイスプレイ上
に表示できることから、処理能率の向上が図れる
という利点がある。

尚、本実施例においては、縦横方向1/2間引き
データを作成するのに、偶数ビツト列のみを読み
出す方法で説明したが、この方法に限るものでな
いことは云う迄もない。

又、画像メモリの語番号を横方向に付与した例
で説明しているが、これも横方向に限定する必要
のないことは云う迄もない。

(g) 発明の効果 以上、詳細に説明したように、本発明の画像メ
モリ制御装置は、２値のドツトパターンで表され
る画像情報について、縦横1/2間引きデータと原
データとの保持を同一メモリ内で、データを重複
することなく行えるので、コスト，スペースの削
減の効果があり、又画像情報の処理について、原
データのみを操作すれば、自動的に間引きデータ
が得られ、処理効率が改善される効果がある。

【図面の簡単な説明】

第１図は本発明を適用した画像処理システムの
一構成例を示した図、第２図は第１図で示した画
像メモリ部の詳細をブロツク図で示した図、第３
図は第２図で示したメモリアレー部の詳細をブロ
ツク図で示した図、第４図は入力データ切り替え
回路の詳細をブロツク図で示した図、第５図は出
力データ切り替え回路の詳細をブロツク図で示し
た図、第６図はメモリ装置の語番号と保持するビ
ツト列との対応を示した図、第７図は間引きしな
い場合の、メモリアレー部の入出力データのビツ
ト列の並びを示す図、第８図は間引きを行う場合
の、メモリアレー部からの出力データのビツト列
の並びを示す図、第９図は画像メモリのビツト対
応とアドレスの割り付けを示した図、第１０図は
第９図のアドレスの割り付けの具体例を示した
図、第１１図はCRTコントローラから出力され
る第１０図のアドレスが、実際にメモリバンク
０，１に与えられる時の具体例を示した図、第１
２図は第９図で説明した画像メモリとCRTデイ
スプレイ上の画面とき関係を示した図である。 図面において、１は画像メモリ、２はCRTコ
ントローラ、３はCRTデイスプレイ装置、４は
スキヤナ、６は制御装置、１１はメモリアレー
部、１４は入力（書き込み）データ切り替え回
路、１５は出力（読み出し）データ切り替え回
路、１６はバンク０アドレス選択回路、１７はバ
ンク１アドレス選択回路、２１はアドレス制御回
路、２２はCRTアドレス生成回路、２５は表示
選択回路、２３は制御装置用読み出しバツフア、
２４はCRT用読み出しバツフア、をそれぞれ示
す。

Claims (1)

1. 【特許請求の範囲】 １ ２値の画像情報を保持する為の第１と第２の
   メモリ装置を具備した画像メモリ制御装置であつ
   て、該メモリ装置に格納する情報について、１語
   の中のビツト列を偶数ビツト列と奇数ビツト列に
   分割し、１語の中の偶数ビツト列と奇数ビツト列
   をそれぞれ上記第１のメモリ装置と第２のメモリ
   装置に保存し、原密度のまま表示するときは両メ
   モリ装置より偶数ビツト列、奇数ビツト列を交互
   に読み出し表示し、1/2の密度で表示するときは
   一方のメモリ装置よりビツト列を読み出し表示す
   ることを特徴とする画像メモリ制御装置。 ２ 特許請求の範囲第１項記載の画像メモリ制御
   装置において、第１と第２のメモリで構成される
   画像メモリの語番号を、ビツト列が並んでいる方
   向に付与し、０番地を基点にして縦横方向1/4部
   分を、間引きしない場合と同様にアドレシングし
   て、縦横方向の1/2間引きデータを構成すること
   を特徴とする画像メモリ制御装置。