JPH05224976A

JPH05224976A - プログラム開発支援装置

Info

Publication number: JPH05224976A
Application number: JP4057383A
Authority: JP
Inventors: Atsushi Fujimoto; 淳富士本; Hiroyuki Watanabe; 裕之渡辺
Original assignee: Nintendo Co Ltd
Current assignee: Nintendo Co Ltd
Priority date: 1992-02-10
Filing date: 1992-02-10
Publication date: 1993-09-03

Abstract

(57)【要約】【目的】この発明の目的は、簡単にかつ短時間でプロ
グラムの開発を行えるプログラム開発支援装置を提供す
ることである。【構成】この発明のプログラム開発支援装置は、パソ
コン１と、ホストコンピュータ２と、ＩＣＥユニット３
と、ＣＲＴ４とを備えている。パソコン１によって作成
されたソースプログラムは、ホストコンピュータ２に転
送されてアセンブル処理およびリンク処理が施され、オ
ブジェクトプログラムに変換される。ホストコンピュー
タ２におけるアセンブルおよびリンク処理が終了する
と、オブジェクトプログラムは、エミュレータＲＡＭ２
０５に格納される。その後、ＩＣＥユニット３はテスト
用ゲーム機５を動作させ、テスト用ゲーム機５にエミュ
レータＲＡＭ２０５内のプログラムを実行させる。これ
によって、プログラムの検証が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラム開発支援
装置に関し、より特定的には、入力されたソースプログ
ラムをオブジェクトプログラムに変換した後、当該オブ
ジェクトプログラムをテスト装置において実行させるこ
とにより、作成中のプログラムを検証しながらプログラ
ムの開発を行うプログラム開発支援装置に関する。

【０００２】

【従来の技術】テレビゲーム機（たとえば、本願出願人
が販売する商品名「スーパーファミリーコンピュータ
ー」）のように所定のプログラムにしたがって動作する
データ処理装置が従来から知られている。従来、このよ
うなデータ処理装置、たとえばテレビゲーム機に用いる
プログラムの開発は、以下のようにして行われていた。

【０００３】第１の方法は、汎用のパーソナルコンピュ
ータ（以下、パソコンと略称する）で入力したソースプ
ログラムを一旦パソコン内のワーキングＲＡＭに格納
し、ソースプログラムの完成後にワーキングＲＡＭのデ
ータをテレビゲーム機に適合する機械語に変換して外部
のＲＯＭ基板に焼き付け、このＲＯＭ基板をテレビゲー
ム機に差し込んでチェックする方法である。

【０００４】第２の方法は、汎用のパソコンで入力した
ソースプログラムを一旦パソコン内のワーキングＲＡＭ
に格納し、ソースプログラムの完成後にワーキングＲＡ
Ｍのデータをテレビゲーム機に適合する機械語に変換し
て外部のエミュレータＲＡＭに複製し、このエミュレー
タＲＡＭをテレビゲーム機に差し込んでチェックする方
法である。

【０００５】

【発明が解決しようとする課題】第１の方法は、作成さ
れたゲームプログラムを修正する場合、新たなＲＯＭ基
板を準備しなければならず、多大な時間と労力を必要と
するという問題点があった。また、パソコンが種々の動
作、すなわちデータの入力処理と、モニタの表示処理
と、外部記憶装置（フロッピーディスクやハードディス
ク等）とのインタフェイスと、ＲＯＭ基板への書込制御
と、プログラムデータのアセンブルおよびリンク処理
と、テレビゲーム機のテスト動作の制御とを行わなけれ
ばならず、パソコンの負荷が極めて大きくなる。その結
果、パソコンの処理速度が遅くなり、プログラムの開発
に長時間かかるという問題点もあった。

【０００６】第２の方法は、作成されたゲームプログラ
ムを修正する場合、同じエミュレータＲＡＭに修正後の
ゲームプログラムをコピーし直せばよく、ＲＯＭ基板を
用いた第１の方法のような問題点を生じないが、依然と
してパソコンの負荷は大きく、プログラムの開発に長時
間を要する。

【０００７】それゆえに、この発明の目的は、より簡単
にかつ短時間でプログラムを作成し得るようなプログラ
ム開発支援装置を提供することである。

【０００８】

【課題を解決するための手段】請求項１に係る発明は、
入力されたソースプログラムをオブジェクトプログラム
に変換した後、このオブジェクトプログラムをテスト装
置において実行させることにより、作成中のプログラム
を検証しながらプログラムの開発を行うプログラム開発
支援装置であって、第１のモニタ手段と、第１のデータ
処理手段と、第１のデータ処理手段とデータ伝送可能に
結合された第２のデータ処理手段とを備えている。第１
のデータ処理手段は、ソースプログラムを入力するため
の入力手段と、入力されたソースプログラムを第２のデ
ータ処理装置へ送信するための送信手段と、入力手段か
らの入力データを第１のモニタ手段に表示させるための
表示制御手段と含んでいる。第２のデータ処理手段は、
送信手段により送信されたソースプログラムを受信する
ための受信手段と、受信手段により受信されたソースプ
ログラムをアセンブルおよびリンクしてオブジェクトプ
ログラムに変換するためのオブジェクトプログラム作成
手段と、オブジェクトプログラム作成手段により作成さ
れたオブジェクトプログラムを記憶するエミュレータメ
モリと、エミュレータメモリに記憶されたオブジェクト
プログラムをテスト装置によって実行させるためのテス
ト装置制御手段とを含む。

【０００９】請求項２に係る発明では、第１のデータ処
理手段は、入力手段から入力されたソースプログラムを
記憶するソースプログラム記憶手段と、第２のデータ処
理手段からのソースプログラムのアクセス要求に応答し
て、ソースプログラム記憶手段からソースプログラムを
読み出して送信手段に送信させる送信制御手段とをさら
に含んでいる。また、第２のデータ処理手段は、オブジ
ェクトプログラム作成手段が作成中のオブジェクトプロ
グラムを記憶するキャッシュメモリをさらに含んでい
る。オブジェクトプログラム作成手段は、次に処理すべ
きデータが、キャッシュメモリに記憶されている場合は
キャッシュメモリから該当のデータを直接ロードして処
理し、キャッシュメモリに記憶されていない場合は第１
のデータ処理手段に対してソースプログラムのアクセス
要求を発生する。

【００１０】請求項３に係る発明では、テスト装置は、
画像処理手段と、第２のモニタ手段とを含んでいる。画
像処理手段は、画像処理用プログラムを格納した外部メ
モリカートリッジが着脱自在に構成され、この画像処理
用プログラムに基づいて画像信号を発生する。第２のモ
ニタ手段は、画像処理手段に接続され、この画像処理手
段から与えられる画像信号に基づく画像を発生する第２
のモニタ手段とを含んでいる。テスト装置制御手段は、
エミュレータメモリに記憶されているオブジェクトプロ
グラムを画像処理用プログラムとして画像処理手段に与
えることにより、作成中のプログラムに基づく画像を第
２のモニタ手段に出力させる。

【００１１】

【作用】請求項１に係るプログラム開発支援装置は、オ
ブジェクトプログラム作成手段により作成されたオブジ
ェクトプログラムをエミュレータメモリに格納し、この
エミュレータメモリに格納されたオブジェクトプログラ
ムを読み出してテスト装置に実行させるため、作成され
たプログラムを修正する場合であってもエミュレータメ
モリの内容を書き換えるだけでよく、従来のように新た
なメモリ基板を準備する必要がない。また、第１のデー
タ処理手段がデータの入力処理と、モニタの表示処理
と、外部記憶装置（フロッピーディスクやハードディス
ク等）との間のインタフェイスとを行い、第２のデータ
処理手段がエミュレータメモリへの書込制御と、プログ
ラムデータのアセンブルおよびリンク処理と、テスト装
置の動作制御とを行うため、負荷が分散され、プログラ
ムの開発を短時間で行うことができる。

【００１２】請求項２に係るプログラム開発支援装置に
おいては、オブジェクトプログラム作成手段で作成中の
オブジェクトプログラムをキャッシュメモリに記憶して
おき、オブジェクトプログラム作成手段がアセンブルま
たはリンク処理を実行する際に、まずキャッシュメモリ
をアクセスし、該当するデータがこのキャッシュメモリ
に格納されている場合は、オブジェクトプログラム作成
手段がこのキャッシュメモリから直接データをロードし
てデータを処理するようにしているため、データの高速
アクセスが可能である。

【００１３】請求項３に係るプログラム開発支援装置に
おいては、テスト装置制御手段がエミュレータメモリに
記憶されているオブジェクトプログラムを画像用プログ
ラムとして画像処理手段に与えることにより、作成中の
プログラムに基づく画像を第２のモニタ手段に出力させ
る。したがって、作成されたプログラムを即座に確認す
ることができるため、プログラムの修正が容易である。

【００１４】

【実施例】図１は、この発明の一実施例の構成を示すブ
ロック図である。図において、この実施例のプログラム
開発支援装置は、パソコン１と、ホストコンピュータ２
と、ＩＣＥ（ＩｎＣｉｒｃｕｉｔＥｍｕｌａｔａ）
ユニット３と、モニタ手段としてのＣＲＴ４とを備えて
いる。

【００１５】パソコン１は、画像表示のためのキャラク
タデータの入力およびキャラクタの表示座標または表示
タイミングや種類等を指定するためのプログラムデータ
を入力する端末装置として用いられるものである。ま
た、パソコン１は、本願発明をゲームプログラムの開発
に適用する場合であれば、必要に応じて画像表示のため
のプログラムの入力に加えて、ゲームの効果音またはゲ
ーム音楽のプログラムを入力する端末装置としても用い
られる。このパソコン１は、具体的にはＣＰＵ１０１
と、ＲＡＭ１０２と、ＲＯＭ１０３と、ビデオＲＡＭ１
０４と、パラレル送信インタフェイス１０５と、パラレ
ル受信インタフェイス１０６と、キーボード／マウスイ
ンタフェイス１０７と、キーボード／マウス１０８と、
フロッピーインタフェイス１０９と、フロッピーディス
クドライブ１１０と、ハードディスクインタフェイス１
１１と、ハードディスクドライブ１１２と、ＣＲＴコン
トローラ１１３とを含む。

【００１６】ＲＡＭ１０２，ＲＯＭ１０３およびビデオ
ＲＡＭ１０４は、メモリバス１１５を介してＣＰＵ１０
１に接続されている。ＲＡＭ１０２は、図２に示すよう
に、記憶領域１０２ａ〜１０２ｄを含む。記憶領域１０
２ａには、ホストコンピュータ２との間のデータ伝送の
ためのパソコン用パラレル送受信プログラムが格納され
ている。記憶領域１０２ｂには、パソコン側マクロコマ
ンドを実行するためのパソコン側マクロコマンド実行プ
ログラムが格納されている。記憶領域１０２ｃには、フ
ロッピーディスクまたはハードディスクから読み出され
たアプリケーションプログラムが格納されている。記憶
領域１０２ｄは、ＣＰＵ２０１の作業データを記憶する
作業領域として用いられる。

【００１７】ＲＯＭ１０３には、図３に示すように、記
憶領域１０３ａを含む。この記憶領域１０３ａには、Ｉ
ＰＬ（ＩｎｉｔｉａｌＰｒｏｇｒａｍＬｏａｄｅ
ｒ）が格納されている。ＩＰＬは、パソコン１の起動時
において、アプリケーションプログラムの初期プログラ
ムを読み込む働きを有するプログラムである。

【００１８】ビデオＲＡＭ１０４は、ＣＲＴ４に表示す
べき画像データを格納しておくためのメモリである。ビ
デオＲＡＭ１０４から読み出された画像データは、ＣＲ
Ｔコントローラ１１３に与えられる。

【００１９】パラレル送信インタフェイス１０５，パラ
レル受信インタフェイス１０６，キーボード／マウスイ
ンタフェイス１０７，フロッピーインタフェイス１０
９，ハードディスクインタフェイス１１１およびＣＲＴ
コントローラ１１３は、入出力（以下、Ｉ／Ｏと略称す
る）バス１１６を介してＣＰＵ１０１に接続されてい
る。

【００２０】パラレル送信インタフェイス１０５は、Ｃ
ＰＵ１０１の出力データをパラレルデータとしてホスト
コンピュータ２に送信するための回路であり、その送信
出力はホストコンピュータ２におけるパラレル受信イン
タフェイス２０７に与えられる。パラレル受信インタフ
ェイス１０６は、ホストコンピュータ２のパラレル送信
インタフェイス２０８から送信されてくるパラレルデー
タを受信して、ＣＰＵ１０１に出力するための回路であ
る。キーボード／マウスインタフェイス１０７は、キー
ボード／マウス１０８からの入力データを取り込んでＣ
ＰＵ１０１に出力するための回路である。フロッピーイ
ンタフェイス１０９は、フロッピーディスクドライブ１
１０によってフロッピーディスク（図示せず）から読み
取られたデータをＣＰＵ１０１に出力するための回路で
ある。ハードディスクインタフェイス１１１は、ハード
ディスクドライブ１１２によってハードディスク（図示
せず）から読み取られたデータをＣＰＵ１０１に出力す
るための回路である。

【００２１】ＣＲＴコントローラ１１３は、ＣＰＵ１０
１から与えられる制御データおよびビデオＲＡＭ１０４
から読み出された画像データに基づいて、ＣＲＴ４に画
像を表示させるための回路である。

【００２２】ホストコンピュータ２は、ＣＰＵ２０１
と、メインＲＡＭ２０２と、ＲＯＭ２０３と、キャッシ
ュＲＡＭ２０４と、エミュレータＲＡＭ２０５と、コモ
ンＲＡＭ２０６と、パラレル受信インタフェイス２０７
と、パラレル送信インタフェイス２０８とを含む。

【００２３】パラレル受信インタフェイス２０７および
パラレル送信インタフェイス２０８は、Ｉ／Ｏバス２１
０を介してＣＰＵ２０１に接続されている。パラレル受
信インタフェイス２０７は、パソコン１におけるパラレ
ル送信インタフェイス１０５から送信されてくるパラレ
ルデータを受信してＣＰＵ２０１に出力するための回路
である。パラレル送信インタフェイス２０８は、ＣＰＵ
２０１から与えられるデータを、パラレルデータとして
パソコン１のパラレル受信インタフェイス２０７に送信
するための回路である。

【００２４】メインＲＡＭ２０２は、図４に示すよう
に、記憶領域２０２ａ〜２０２ｉを含む。記憶領域２０
２ａには、パソコン１から与えられるユーザーコマンド
を照合し、実行するためのユーザーコマンド照合・実行
プログラムプログラムが格納されている。記憶領域２０
２ｂには、種々のユーザーコマンドデータを含むユーザ
ーコマンドテーブルが格納されている。記憶領域２０２
ｃには、ホスト側マクロコマンドを実行するためのホス
ト側マクロコマンド実行プログラムが格納されている。
記憶領域２０２ｄには、ソースプログラムを中間言語に
変換するための中間言語変換プログラムが格納されてい
る。記憶領域２０２ｅには、アセンブル処理を実行する
ときに必要となる種々のオペレーションデータを含むア
センブルオペレーションテーブルが格納されている。記
憶領域２０２ｆには、中間言語変換プログラムの実行に
より作成された中間言語データが格納されている。記憶
領域２０２ｇには、アセンブル処理のためのアセンブル
実行プログラムが格納されている。記憶領域２０２ｈに
は、リンク処理のためのリンク実行プログラムが格納さ
れている。記憶領域２０２ｉは、ＣＰＵ１０１の作業デ
ータを記憶する作業領域として用いられる。

【００２５】ＲＯＭ２０３は、図５に示すように、記憶
領域２０３ａおよび２０３ｂを含む。記憶領域２０３ａ
には、パソコン１との間のデータ伝送のためのホスト用
パラレル送受信プログラムが格納されている。記憶領域
２０３ｂには、ＩＰＬが格納されている。

【００２６】キャッシュＲＡＭ２０４は、パソコン１か
ら送信されてくるソースプログラムまたは作成中のオブ
ジェクトプログラムを記憶する。エミュレータＲＡＭ２
０５は、アセンブル処理およびリンク処理によって完成
したオブジェクトプログラムを記憶する。ここで、アセ
ンブル処理とは、アセンブラ言語によって作成されたソ
ースプログラムを機械語（１か０かの数列）に変換する
ことを言う。また、リンク処理とは、２つ以上のプログ
ラムファイルを連結し、実行可能な形式にすることを言
う。このリンク処理においては、たとえば主プログラム
に対し、特定作業をするサブルーチンが連結されて実行
可能なプログラムが作成される。また、ソースプログラ
ムとは、プログラマがフローチャートを基にコンピュー
タに直接入力した最初のプログラムを言う。また、オブ
ジェクトプログラムとは、ソースプログラムがアセンブ
ラによって翻訳され、コンピュータが直接実行できる形
（機械語）に変換されたプログラムを言う。エミュレー
タＲＡＭ２０５に格納された機械語としてのオブジェク
トプログラムは、外部のテスト用ゲーム機５に与えられ
る。コモンＲＡＭ２０６は、ＩＣＥユニット３とのデー
タ通信用バッファとして用いられる。

【００２７】ＩＣＥユニット３は、ＣＰＵ３０１と、Ｒ
ＡＭ３０２と、ＲＯＭ３０３と、テスト用ゲーム機制御
インタフェイス３０４とを含む。ＲＡＭ３０２およびＲ
ＯＭ３０３は、メモリバス３０５を介してＣＰＵ３０１
に接続されている。さらに、ＣＰＵ３０１には、メモリ
バス３０５を介してホストコンピュータ２におけるコモ
ンＲＡＭ２０６が接続されている。テスト用ゲーム機制
御インタフェイス３０４は、Ｉ／Ｏバス３０６を介して
ＣＰＵ３０１に接続されている。テスト用ゲーム機制御
インタフェイス３０４は、さらに外部のテスト用ゲーム
機５と接続されている。

【００２８】テスト用ゲーム機５は、作成されたオブジ
ェクトプログラムをテストするためのゲーム機である。
このテスト用ゲーム機５の構成は、任意であってよい
が、この実施例では、本願出願人が販売する商品名「ス
ーパーファミコン」または「スーパーＮｉｎｔｅｎｄｏ
ＥＮＴＥＲＴＡＩＮＭＥＮＴＳＹＳＴＥＭ」を用い
ている。したがって、テスト用ゲーム機５は、ゲーム用
プログラムが格納されたＲＯＭカートリッジを着脱自在
に構成される。そして、テスト用ゲーム機５は、プログ
ラムＲＯＭから読み出されたゲーム用プログラムに従っ
てＣＲＴ等のモニタ装置６に画像を表示させ、音声を出
力させる。ホストコンピュータ２におけるエミュレータ
ＲＡＭ２０５は、ＲＯＭカートリッジの代わりとして用
いられ、そこから読み出されたプログラムがゲーム用プ
ログラムとしてテスト用ゲーム機５に与えられる。した
がって、テスト用ゲーム機５は、エミュレータＲＡＭ２
０５から与えられるプログラムに従って画像信号および
音声信号を発生し、モニタ装置６に与える。ＩＣＥユニ
ット３は、テスト用ゲーム機５がプログラムのテストを
行うときに、その動作を制御する。

【００２９】次に、図１に示す実施例の動作を説明す
る。図６および図７は、プログラムの作成と修正を行う
場合におけるパソコン１とホストコンピュータ２の動作
を関連的に示すフローチャートである。以下、この図６
および図７を参照して、図１に示すプログラム開発支援
装置の動作の全体的な流れを説明する。

【００３０】図１に示すプログラム開発支援装置の電源
（図示せず）が投入されると、パソコン１側のＣＰＵ１
０１は、ステップＳ１０１において、アプリケーション
プログラムを起動する。このステップＳ１０１の動作
は、ＲＯＭ１０３の記憶領域１０３ａ（図３参照）に記
憶されたＩＰＬに従って実行される。すなわち、ＣＰＵ
１０１は、フロッピーディスクドライブ１１０またはハ
ードディスクドライブ１１２を駆動し、フロッピーディ
スクまたはハードディスク（図示せず）からパソコン用
パラレル送受信プログラム，パソコン側マクロコマンド
実行プログラムおよびアプリケーションプログラムを読
み出して、それぞれ、ＲＡＭ１０２における記憶領域１
０２ａ，１０２ｂおよび１０２ｃに格納する。以後、Ｃ
ＰＵ１０１は、ＲＡＭ１０２に記憶された各プログラム
に従って動作を行う。

【００３１】一方、ホストコンピュータ２側のＣＰＵ２
０１は、ステップＳ２０１において、初期設定を行う。
このステップＳ２０１の初期設定は、ＲＯＭ２０３の記
憶領域２０３ｂ（図４参照）に記憶されたＩＰＬに従っ
て実行される。このとき、ＩＣＥユニット３も起動され
ている。

【００３２】次に、ＣＰＵ２０１は、ステップＳ２０２
において、プログラムロード命令をパソコン１に転送す
る。このとき、プログラムロード命令は、Ｉ／Ｏバス２
１０を介してパラレル送信インタフェイス２０８に与え
られ、このパラレル送信インタフェイス２０８からパソ
コン１に送信される。パソコン１では、ホストコンピュ
ータ２から送信されてきたプログラムロード命令をパラ
レル受信インタフェイス１０６によって受信する。パラ
レル受信インタフェイス１０６の受信データは、Ｉ／Ｏ
バス１１６を介してＣＰＵ１０１に与えられる。ＣＰＵ
１０１は、与えられるプログラムロード命令に応答し
て、フロッピーディスクまたはハードディスクからホス
トコンピュータ２のためのプログラムデータを読み出
し、パラレル送信インタフェイス１０５によってそれを
ホストコンピュータ２に送信する（ステップＳ１０
２）。ホストコンピュータ２においては、パソコン１か
ら送信されてきた各プログラムデータをパラレル受信イ
ンタフェイス２０７によって受信し、ＣＰＵ２０１に与
える。ＣＰＵ２０１は、与えられた各プログラムデータ
を、メインＲＡＭ２０２における各記憶領域２０２ａ〜
２０２ｅ，２０２ｇ，２０２ｈにロードし、まず最初に
記憶領域２０２ｃにロードされたホスト側マクロコマン
ド実行プログラムを起動する（ステップＳ２０３）。

【００３３】次に、ＣＰＵ２０１は、ステップＳ２０４
において、１行入力命令をパソコン１に転送する。この
１行入力命令は、ユーザーによってパソコン１に何らか
のコマンドを入力させるための命令である。ＣＰＵ１０
１は、ＣＰＵ２０１から与えられた１行入力命令に応答
して、パソコン１をコマンド入力可能状態（いわゆるプ
ロンプト状態）にする。このとき、ユーザーによってキ
ーボードまたはマウスが操作され、キーボード／マウス
インタフェイス１０７を介してＣＰＵ１０１にエディタ
起動コマンドが入力される（ステップＳ１０３）。応じ
て、ＣＰＵ１０１は、入力されたエディタ起動コマンド
をホストコンピュータ２に転送する（ステップＳ１０
４）。エディタ起動コマンドを受け取ったＣＰＵ２０１
は、そのコマンドを解釈し、エディタ起動命令をパソコ
ン１に転送する（ステップＳ２０５）。応じて、ＣＰＵ
１０１は、エディタを起動させる（ステップＳ１０
５）。ここで、エディタとは、プログラムまたはデータ
をユーザーの指示に従って編集するツールを言い、主と
してソースプログラムを作成する際に使用される。この
エディタは、ＣＰＵ１０１のソフト処理によって実現さ
れる。

【００３４】次に、ＣＰＵ１０１は、ユーザーがキーボ
ードまたはマウスを操作することにより入力されたデー
タを、エディタによって編集し、ソースプログラムを作
成する（ステップＳ１０６）。このとき作成されたソー
スプログラムは、一旦フロッピーディスクまたはハード
ディスクに格納される。なお、このソースプログラムの
作成中は、ＣＰＵ２０１は待機状態となっている（ステ
ップＳ２０６）。ソースプログラムの作成が終了する
と、ＣＰＵ１０１はエディタを終了させ、その旨をホス
ト側コンピュータ２に転送する（ステップＳ１０７）。
応じて、ＣＰＵ２０１は、１行入力命令をパソコン１に
転送する（ステップＳ２０７）。

【００３５】次に、ユーザーは、キーボードまたはマウ
スを操作して、ＣＰＵ１０１にアセンブル／リンクコマ
ンドを入力する（ステップＳ１０８）。応じて、ＣＰＵ
１０１は、入力されたアセンブル／リンクコマンドをホ
ストコンピュータ２に転送する（ステップＳ１０９）。

【００３６】アセンブル／リンクコマンドを受け取った
ＣＰＵ２０１は、アセンブル処理を実行する。すなわ
ち、ＣＰＵ２０１は、パソコン１によって作成されたソ
ースプログラムを機械語に変換する。一方、ＣＰＵ１０
１は、ステップＳ１１０においてキーボードまたはマウ
スから入力されたエディタ起動コマンドに応答して、エ
ディタを起動させている（ステップＳ１１１）。ホスト
コンピュータ２におけるアセンブル処理が終了すると
（ステップＳ２０９）、ＣＰＵ２０１は次にリンク処理
を実行する（ステップＳ２１０）。このリンク処理によ
って、複数のプログラムファイルが連結され、全体とし
て１つのオブジェクトプログラムにまとめられる。通
常、ソースプログラムは、複数のブロックに分けて作成
される。アセンブル処理では、各ブロック別にソースプ
ログラムを機械語に変換する。リンク処理では、機械語
に変換された各ブロックのデータを連結する。ホストコ
ンピュータ２におけるリンク処理が終了すると（ステッ
プＳ２１１）、ＣＰＵ２０１はアセンブルおよびリンク
処理の結果をパソコン１に転送する（ステップＳ２１
２）。応じて、ＣＰＵ１０１は、アセンブルおよびリン
ク処理の結果をＣＲＴ４に表示する（ステップＳ１１
２）。

【００３７】次に、ＣＰＵ２０１は、１行入力命令をパ
ソコン１に転送する（ステップＳ２１３）。このとき、
ユーザーは、キーボードまたはマウスからエミュレータ
ＲＡＭ転送コマンドおよびＩＣＥユニット動作コマンド
をＣＰＵ１０１に入力する（ステップＳ１１３）。応じ
て、ＣＰＵ１０１は、入力されたエミュレータＲＡＭ転
送コマンドおよびＩＣＥユニット動作コマンドをホスト
コンピュータ２に転送する（ステップＳ１１４）。ＣＰ
Ｕ２０１は、エミュレータＲＡＭ転送コマンドに応答し
て、キャッシュＲＡＭ２０４に格納されたオブジェクト
プログラムをエミュレータＲＡＭ２０５に転送する（ス
テップＳ２１４）。

【００３８】続いて、ＣＰＵ２０１は、ＩＣＥユニット
３にテスト動作開始の指示を与える（ステップＳ２１
５）。応じて、ＩＣＥユニット３におけるＣＰＵ３０１
は、テスト用ゲーム機制御インタフェイス３０４を介し
てテスト用ゲーム機５に起動命令を出力する。応じて、
テスト用ゲーム機５は、エミュレータＲＡＭ２０５に格
納されたオブジェクトプログラムを読み出し、それを実
行する。このとき、ＩＣＥユニット３は、テスト用ゲー
ム機５の動作を制御する。たとえば、ＩＣＥユニット３
は、テスト用ゲーム機５にリセット信号を与え、またデ
バッガのためのステップ動作用制御信号を与える。ステ
ップ動作とは、プログラムの実行を、任意のタイミング
で静止させるような動作を言う。

【００３９】一方、パソコン１では、ユーザーによって
キーボードまたはマウスからＣＰＵ１０１にエディタ起
動コマンドが入力される（ステップＳ１１５）。応じ
て、ＣＰＵ１０１は、エディタを起動させる（ステップ
Ｓ１１６）。次に、ＣＰＵ１０１は、ユーザーによって
入力されるデータをエディタを用いて編集し、作成され
たソースプログラムの修正を行う（ステップＳ１１
７）。このとき、ユーザーは、テスト用ゲーム機５にお
けるモニタ装置６の画像表示結果および音声出力結果に
基づいて、ソースプログラム修正のためのデータを入力
する。プログラムの修正が終了すると、ＣＰＵ１０１は
エディタを終了させる（ステップＳ１１８）。

【００４０】ＣＰＵ１０１はステップＳ１１８の動作が
終了すると、ステップＳ１０８にリターンし、ステップ
Ｓ１０８以下の動作を繰り返す。ＣＰＵ２０１は、ステ
ップＳ２１５の動作が終了すると、ステップＳ２０７に
リターンし、ステップＳ２０７以下の動作を繰り返す。
したがって、修正されたソースプログラムに対して、再
びアセンブルおよびリンク処理が施される。以後、同様
の動作が繰り返され、作成されたプログラムに対して複
数回修正作業がなされ、最終的なプログラムが完成す
る。なお、ＣＰＵ２０１がリンク処理を行うことによっ
て作成されるオブジェクトファイルは、キャッシュＲＡ
Ｍ２０４を介することなく、エミュレータＲＡＭ２０５
に直接格納してもよい。これによって、キャッシュＲＡ
Ｍ２０４からエミュレータＲＡＭ２０５へのデータ転送
の時間が省け、処理時間をさらに短縮することができ
る。

【００４１】図８は、ＣＰＵ２０１がパソコン１に対し
て１行入力命令を転送し、かつパソコン１から返送され
てくるコマンドデータを解釈して実行する際の動作の詳
細を示すフローチャートである。なお、この図８のフロ
ーチャートは、図６のステップＳ２０４，Ｓ２０５、ま
たはステップＳ２０７，Ｓ２０８、または図７のステッ
プＳ２１３，Ｓ２１４の動作に対応する。以下、この図
８を参照して、ＣＰＵ２０１による１行入力命令の転送
動作およびそれに基づいて返送されてくるコマンドデー
タの処理動作について説明する。

【００４２】まず、ＣＰＵ２０１は、ステップＳ３０１
において、１行入力処理を行う。このステップＳ３０１
のサブルーチンの詳細は、図９のステップＳ４０１〜Ｓ
４０８に示されている。なお、図９は、パソコン１との
対応関係を明確にするために、ＣＰＵ１０１における対
応する動作のフローチャートも示している。

【００４３】図９を参照して、まずＣＰＵ２０１はパソ
コン受信フラグがオンされているか否かを判断する（ス
テップＳ４０１）。このパソコン受信フラグは、パソコ
ン１がホストコンピュータ２からの送信データを受信可
能か否かを示すものであり、パソコン１が受信可能状態
に入る前にＣＰＵ１０１からＣＰＵ２０１に転送され
る。ＣＰＵ２０１は、パソコン１からパソコン受信フラ
グが送信されたとき、パソコン受信フラグを内部のレジ
スタにロードし保持している。パソコン受信フラグがオ
ンされている場合、すなわちパソコン１が受信可能状態
の場合、ＣＰＵ２０１は、ステップＳ４０２において、
１行入力を指示するためのマクロコマンドをパソコン１
に送信する。次に、ＣＰＵ２０１は、ステップＳ４０３
において、ホスト送信フラグをオンし、そのオンされた
ホスト送信フラグをパソコン１に送信する。

【００４４】応じて、ＣＰＵ１０１は、ホスト送信フラ
グがオンされていることを判断し（ステップＳ５０
１）、ホストコンピュータ２から送信されてきた１行入
力のためのマクロコマンドを入力する（ステップＳ５０
２）。次に、ステップＳ５０３に進み、ＣＰＵ１０１
は、パソコン受信フラグをオンする。続いて、ステップ
Ｓ５０４に進み、ＣＰＵ１０１は、１行入力のためのマ
クロコマンドを実行する。すなわち、ＣＰＵ１０１は、
コマンド入力可能状態（いわゆるプロンプト状態）であ
ることをＣＲＴ４に表示させ、キーボードまたはマウス
からのコマンド入力を受け付ける。

【００４５】次に、ステップＳ５０５に進み、ＣＰＵ１
０１は、ホスト受信フラグがオンされているか否かを判
断する。このとき、ホスト受信フラグはオンされている
ためステップＳ５０６に進み、ＣＰＵ１０１は、マクロ
コマンドの実行結果、すなわちコマンドを表す文字デー
タをホストコンピュータ２に送信する。続いて、ステッ
プＳ５０７に進み、ＣＰＵ１０１は、パソコン送信フラ
グをオンし、オンされたパソコン送信フラグをホストコ
ンピュータ２に送信する。

【００４６】応じて、ＣＰＵ２０１は、パソコン送信フ
ラグがオンされていることを判断する（ステップＳ４０
４）。次に、ステップＳ４０５に進み、ＣＰＵ２０１
は、前述のステップＳ５０６においてパソコン１から送
られてきたコマンドデータを入力する。次に、ステップ
Ｓ４０６に進み、ＣＰＵ２０１は、ホスト受信フラグを
オン状態にする。次に、ステップＳ４０７に進み、ＣＰ
Ｕ２０１は、ステップＳ４０５で入力されたデータをメ
インＲＡＭ２０２の作業領域２０２ｉにストアする。次
に、ステップＳ４０８に進み、ＣＰＵ２０１は、入力デ
ータがキャリッジリターンコード（データの終了を示す
コード）であるか否かを判断する。入力データがキャリ
ッジリターンコードである場合は、再びステップＳ４０
４〜Ｓ４０８の動作が実行される。一方、入力データが
キャリッジリターンコードである場合は、パソコン１か
らのデータ入力が終了したため、図８のステップＳ３０
２にリターンする。

【００４７】再び図８を参照して、ＣＰＵ２０１は、前
述のステップＳ４０７でメインＲＡＭ２０２の作業領域
２０２ｉにストアされたコマンドデータを解釈する（ス
テップＳ３０２）。このステップＳ３０２の処理は、メ
インＲＡＭ２０２の記憶領域２０２ａに格納されたユー
ザーコマンド照合・実行プログラムに基づいて行われ
る。すなわち、ＣＰＵ２０１は、メインＲＡＭ２０２の
作業領域２０２ｉにストアされたコマンドデータと、ユ
ーザーコマンドテーブル２０２ｂに予め格納されている
複数種類のユーザーコマンドとを照合し、パソコン１か
ら与えられたコマンドデータがいずれのユーザーコマン
ドと一致するかを検出する。

【００４８】次に、ステップＳ３０３に進み、ＣＰＵ２
０１は、パソコン１から与えられたユーザーコマンドが
ホストコンピュータ２で処理すべきコマンドであるか、
パソコン１で処理すべきコマンドであるかを判断する。
ユーザーコマンドがホストコンピュータ２で処理すべき
コマンドである場合は、ステップＳ３０４に進み、ＣＰ
Ｕ２０１は、そのユーザーコマンドに対応するプログラ
ムを実行する。すなわち、メインＲＡＭ２０２の記憶領
域２０２ｃから対応するホスト側マクロコマンド実行プ
ログラムが選択されて実行される。ステップＳ３０４の
動作の後、ＣＰＵ２０１は、動作を終了し、再び図６ま
たは図７の動作に戻る。

【００４９】一方、ユーザーコマンドがパソコン１で処
理すべきコマンドである場合は、ステップＳ３０５に進
み、ＣＰＵ２０１はパソコン受信フラグがオンされてい
るか否かを判断する。パソコン受信フラグがオンされて
いる場合、ステップＳ３０６に進み、ＣＰＵ２０１はユ
ーザーコマンドに対応したマクロコマンドを出力し、パ
ソコン１に送信する。このとき送信されるマクロコマン
ドは、メインＲＡＭ２０２の記憶領域２０２ａに格納さ
れたユーザーコマンド照合・実行プログラムに基づいて
発生される。次に、ステップＳ３０７に進み、ＣＰＵ２
０１は、ホスト送信フラグをオン状態にする。続いて、
ステップＳ３０８に進み、ＣＰＵ２０１は、パソコン送
信フラグがオンされているか否かを判断する。パソコン
送信フラグがオンされている場合、ステップＳ３０９に
進み、ＣＰＵ２０１は、パソコン１から送信されてくる
データを入力する。次に、ステップＳ３１０に進み、Ｃ
ＰＵ２０１は、ホスト受信フラグをオン状態にする。以
後、必要に応じて、ＣＰＵ２０１は、パソコン１に対し
て再度マクロコマンドを転送し、パソコン１からの返送
データを入力する（ステップＳ３１１）。その後、ＣＰ
Ｕ２０１は動作を終了し、図６または図７の動作に戻
る。

【００５０】図１０は、図６におけるステップＳ２０８
〜Ｓ２１１に対応するＣＰＵ２０１のより詳細な動作を
示すフローチャートである。図１１および図１２は、図
１０におけるステップＳ６０１のサブルーチンの詳細を
示すフローチャートである。図１３は、図１０における
ステップＳ６０２のサブルーチンの詳細を示すフローチ
ャートである。図１４は、図１０におけるステップＳ６
０３のサブルーチンの詳細を示すフローチャートであ
る。以下、これら図１０〜図１４を参照して、ＣＰＵ２
０１が実行するアセンブル処理およびリンク処理の詳細
な動作を説明する。

【００５１】まず、図１０のステップＳ６０１におい
て、ＣＰＵ２０１はアセンブル処理またはリンク処理の
対象となるソースファイル（ソースプログラム中の１つ
のブロックを構成するデータ群）またはオブジェクトフ
ァイル（ソースファイルのデータをアセンブルしたデー
タ群）をロードする。次に、ステップＳ６０２に進み、
ＣＰＵ２０１は、ロードしたソースファイルのデータを
中間言語に変換する。ここで、中間言語は、ソースプロ
グラム上の各命令を表す複数文字のデータを、それぞれ
に対応するコードに置き換えることにより、メモリ容量
を節約する働きを持つ。このソースプログラムをコード
化したものを中間言語と呼ぶ。次に、ステップＳ６０３
に進み、ＣＰＵ２０１は、中間言語に変換されたソース
プログラムをアセンブル、すなわちコンピュータが直接
実行可能な機械語に変換する。

【００５２】次に、ステップＳ６０４に進み、ＣＰＵ２
０１は、キャッシュＲＡＭ２０４内に格納された各オブ
ジェクトファイルにリンク処理を施す。次に、ステップ
Ｓ６０５に進み、ＣＰＵ２０１は、リンク処理が終了し
たか否かを判断する。リンク処理が終了していなけれ
ば、再びステップＳ６０４、Ｓ６０５の動作が実行され
る。リンク処理が終了した場合は、図６の動作にリター
ンする。

【００５３】次に、図１１および図１２を参照して、図
１０におけるステップＳ６０１のサブルーチンのより詳
細な動作を説明する。まずステップＳ７０１においてＣ
ＰＵ２０１は、キャッシュＲＡＭ２０４内にアセンブル
処理またはリンク処理に必要なソースファイルまたはオ
ブジェクトファイルが格納されているか否かを判断す
る。キャッシュＲＡＭ２０４内に該当するファイルが格
納されていない場合は、ステップＳ７０２に進み、ＣＰ
Ｕ２０１はパソコン受信フラグがオンされているか否か
を判断する。パソコン受信フラグがオンされている場合
は、ステップＳ７０３に進み、ＣＰＵ２０１はソースプ
ログラムをロードするためのマクロコマンドを出力し、
パソコン１に送信する。次に、ステップＳ７０４に進
み、ＣＰＵ２０１はパソコン受信フラグがオンされてい
るか否かを判断する。パソコン受信フラグがオンされて
いる場合は、ソースプログラムのロードに必要なデータ
およびパラメータを１バイトずつ出力し、パソコン１に
送信する。次に、ステップＳ７０６に進み、ＣＰＵ２０
１はホスト送信フラグをオン状態にする。次に、ステッ
プＳ７０７に進み、ＣＰＵ２０１はパソコン１へのデー
タの出力が終了したか否かを判断する。データの出力が
終了していない場合は再びステップＳ７０４の動作に戻
り、ステップＳ７０４〜Ｓ７０７の動作が繰り返され
る。

【００５４】パソコン１へのデータの出力が終了する
と、図１２のステップＳ７０８に進み、ＣＰＵ２０１は
パソコン送信フラグがオンされているか否かを判断す
る。このとき、パソコン１は、フロッピーディスクまた
はハードディスクからソースプログラムを読み出して、
１バイトずつホストコンピュータ２に送信する。パソコ
ン送信フラグがオンされていると、ステップＳ７０９に
進み、ＣＰＵ２０１はパソコン１から１バイトずつ送ら
れてくるソースプログラムデータを入力し、キャッシュ
ＲＡＭ２０４に格納する。次に、ステップＳ７１０に進
み、ＣＰＵ２０１はホスト受信フラグをオン状態にす
る。次に、ステップＳ７１１に進み、ＣＰＵ２０１はパ
ソコン１から送信されてくるソースプログラムデータが
終了したか否かを判断する。送信データが終了していな
い場合は、再びステップＳ７０８の動作に戻り、前述の
ステップＳ７０８〜Ｓ７１１の動作が繰り返される。

【００５５】一方、送信データが終了すると、ステップ
Ｓ７１２に進み、ＣＰＵ２０１はキャッシュディレクト
リを作成する。キャッシュＲＡＭ２０４の中には、ディ
レクトリ領域とデータ領域とがある。データ領域には、
ソースプログラムの各ファイルが格納される。ディレク
トリ領域には、各ファイルごとにファイル名と、サイズ
と、データ作成の日付と、データ領域の先頭アドレスと
が格納されている。ステップＳ７１２では、データ領域
における各ファイルのディレクトリデータが作成されて
キャッシュＲＡＭ２０４のディレクトリ領域に格納され
る。次に、ステップＳ７１３に進み、ＣＰＵ２０１はキ
ャッシュＲＡＭ２０４に格納されている各ファイルの先
頭アドレスをパラメータとして内部レジスタにロードす
る。

【００５６】一方、前述のステップＳ７０１においてキ
ャッシュＲＡＭ２０４の内部に該当するファイルが格納
されている場合は、ＣＰＵ２０１はステップＳ７０２〜
Ｓ７１２の動作をスキップして、直接ステップＳ７１３
の動作を実行する。すなわち、ＣＰＵ２０１は、パソコ
ン１からデータを転送することなくキャッシュＲＡＭ２
０４における各ファイルの先頭アドレスをパラメータと
してロードする。

【００５７】次に、図１３を参照して、図１０に示すス
テップＳ６０２のサブルーチンのより詳細な動作を説明
する。まず、ＣＰＵ２０１は、ステップＳ８０１におい
てキャッシュＲＡＭ２０４から最初のソースファイルを
読み出す。この読出動作は、前述のステップＳ７１３
（図１２参照）においてＣＰＵ２０１の内部レジスタに
ロードされた各ソースファイルの先頭アドレスを参照し
て行われる。次に、ステップＳ８０２に進み、ＣＰＵ２
０１はメインＲＡＭ２０２の記憶領域２０２ｅに格納さ
れたアセンブルオペレーションテーブルを参照する。次
に、ステップＳ８０３に進み、ＣＰＵ２０１は、ステッ
プＳ８０１で読み出したソースファイルのデータを中間
言語データに変換し、メインＲＡＭ２０２の記憶領域２
０２ｆに格納する。このステップＳ８０３における中間
言語データへの変換処理は、ステップＳ８０２で参照し
たアセンブルオペレーションテーブルのアセンブルオペ
レーションコードに基づいて行われる。次にステップＳ
８０４に進み、ＣＰＵ２０１はキャッシュＲＡＭ２０４
中のすべてのソースファイルを中間言語に変換したか否
かを判断する。中間言語に変換すべきソースファイルが
残っている場合は、再びステップＳ８０１〜Ｓ８０４の
動作が繰り返される。一方、すべてのソースファイルの
変換が終了した場合は、図１０の動作にリターンする。

【００５８】次に、図１４を参照して、図１０に示すス
テップＳ６０３のサブルーチンのより詳細な動作を説明
する。まず、ＣＰＵ２０１はステップＳ９０１におい
て、メインＲＡＭ２０２の記憶領域２０２ｆから中間言
語に変換されたソースファイルデータを読み出す。次
に、ステップＳ９０２に進み、ＣＰＵ２０１はソースフ
ァイル中の命令数を演算することにより、所定の命令に
付与された命令ラベルの相対アドレス値を演算する。次
に、ステップＳ９０３に進み、ＣＰＵ２０１はキャッシ
ュＲＡＭ２０４内のすべてのソースファイルに対して相
対アドレス値の演算が終了したか否かを判断する。相対
アドレス値の演算が終了していない場合は、再びステッ
プＳ９０１〜Ｓ９０３の動作が繰り返される。

【００５９】一方、すべてのソースファイルに対する相
対アドレス値の演算が終了した場合は、ステップＳ９０
４に進み、ＣＰＵ２０１はメインＲＡＭ２０２の記憶領
域２０２ｆから中間言語に変換されたソースファイルを
読み出す。次に、ステップＳ９０５に進み、ＣＰＵ２０
１は中間言語に変換されたソースファイルをアセンブル
すなわち機械語に変換し、オブジェクトファイルとし
て、キャッシュＲＡＭ２０４にストアする。次に、ステ
ップＳ９０６に進み、ＣＰＵ２０１は、キャッシュＲＡ
Ｍ２０４内のすべてのソースファイルに対するアセンブ
ル処理が終了したか否かを判断する。アセンブル処理を
行うべきソースファイルが残っている場合は、再びステ
ップＳ９０４〜Ｓ９０６の動作が繰り返される。一方、
すべてのソースファイルに対するアセンブル処理が終了
した場合は、図１０のステップＳ６０４の動作にリター
ンする。

【００６０】次に、本実施例におけるキャッシュＲＡＭ
２０４の働きおよび利点をより詳細に説明する。

【００６１】まず、ソースプログラムのアセンブル処理
においては、パソコン１からホストコンピュータ２に順
次ソースファイルが転送されてキャッシュＲＡＭ２０４
に格納される。ＣＰＵ２０１は、キャッシュＲＡＭ２０
４に格納された各ソースファイルに対してアセンブル処
理を行なう。次に、リンク処理を行う場合は、すでにキ
ャッシュＲＡＭ２０４内に各オブジェクトファイルが格
納されているため、ＣＰＵ２０１はキャッシュＲＡＭ２
０４から直接各オブジェクトファイルをロードしてリン
ク処理を実行することができる。したがって、パソコン
１からデータを転送する必要がないので、データのアク
セス時間を短縮化することができる。次に、試作された
プログラムのいずれかの部分を修正する場合は、パソコ
ン１から該当するソースファイル（修正されたソースフ
ァイル）のみが入力され、ホストコンピュータ２に転送
される。その他のソースファイルについてはキャッシュ
ＲＡＭ２０４に格納されているので、ＣＰＵ２０１はパ
ソコン１に対して各ファイルの転送を指令する必要がな
い。したがって、データ転送の時間を節約できる。さら
に、修正されたソースファイルをアセンブルして得られ
たオブジェクトファイルのリンク処理についても、キャ
ッシュＲＡＭ２０４にはすでに他のオブジェクトファイ
ルがリンクされた形態で格納されているため、修正され
たオブジェクトファイルについてのみリンク処理を行え
ばよい。したがって、リンク処理時間の短縮化を図るこ
とができる。

【００６２】

【発明の効果】以上のように、この発明によれば、第１
および第２のデータ処理手段が連携して画像表示のため
のプログラムの作成作業を行うとともに、作成したソー
スプログラムを機械語に変換して直ちにテスト装置に表
示しているため、１つのパソコンが全ての処理を行う従
来のプログラム開発装置に比べて、負荷が分散され、各
データ処理装置はそれぞれの処理を高速で行うことがで
きる。したがって、プログラムの開発が短時間で行え
る。

【００６３】また、請求項２にかかる発明によれば、オ
ブジェクトプログラム作成手段がアセンブルまたはリン
ク処理を実行する際に、まずキャッシュメモリをアクセ
スし、該当するデータがこのキャッシュメモリに格納さ
れている場合は、オブジェクトプログラム作成手段がこ
のキャッシュメモリから直接データをロードしてデータ
を処理するようにしているため、データの高速アクセス
が可能となり、プログラムの処理速度を向上することが
できる。

【００６４】請求項３にかかる発明によれば、エミュレ
ータメモリに記憶されているソースプログラムデータを
テスト装置の画像処理手段に与えて、作成中のソースプ
ログラムデータに基づく画像を第２のモニタ手段に出力
させるようにしているので、作成されたソースプログラ
ムデータを即座に確認することができる。したがって、
プログラムの修正が容易である。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】図１におけるパソコン内に設けられたＲＡＭの
メモリマップを示す図解図である。

【図３】図１におけるパソコン内に設けられたＲＯＭの
メモリマップを示す図解図である。

【図４】図１におけるホストコンピュータ内に設けられ
たメインＲＡＭのメモリマップを示す図解図である。

【図５】図１におけるホストコンピュータ内に設けられ
たＲＯＭのメモリマップを示す図解図である。

【図６】図１に示す実施例がプログラムを作成および修
正する際の全体的な動作の流れを、パソコンおよびホス
トコンピュータのそれぞれについて示すフローチャート
である。

【図７】図６に示すパソコンおよびホストコンピュータ
の動作の続きを示すフローチャートである。

【図８】図１に示すホストコンピュータがパソコンに対
して１行入力命令を転送し、かつパソコンからの返送コ
マンドデータを処理する場合の動作を示すフローチャー
トである。

【図９】図８に示すステップＳ３０１のサブルーチンの
より詳細な動作およびそれに対応するパソコンの動作を
示すフローチャートである。

【図１０】図１に示すホストコンピュータがアセンブル
およびリンク処理を実行する際の動作を示すフローチャ
ートである。

【図１１】図１０におけるステップＳ６０１のサブルー
チンのより詳細な動作を示すフローチャートである。

【図１２】図１１に示すサブルーチンの動作の続きを示
すフローチャートである。

【図１３】図１０におけるステップＳ６０２のサブルー
チンのより詳細な動作を示すフローチャートである。

【図１４】図１０におけるステップＳ６０３のサブルー
チンのより詳細な動作を示すフローチャートである。

【符号の説明】

１：パーソナルコンピュータ２：ホストコンピュータ３：ＩＣＥユニット４：ＣＲＴ５：テスト用ゲーム機１０１，２０１，３０１：ＣＰＵ１０２，３０２：ＲＡＭ１０３，２０３，３０３：ＲＯＭ２０２：メインＲＡＭ２０４：キャッシュＲＡＭ２０５：エミュレータＲＡＭ１０５，２０８：パラレル送信インタフェイス１０６，２０７：パラレル受信インタフェイス１１３：ＣＲＴコントローラ

Claims

【特許請求の範囲】

【請求項１】入力されたソースプログラムをオブジェ
クトプログラムに変換した後、当該オブジェクトプログ
ラムをテスト装置において実行させることにより、作成
中のプログラムを検証しながらプログラムの開発を行う
プログラム開発支援装置であって、第１のモニタ手段、第１のデータ処理手段、および前記第１のデータ処理手
段とデータ伝送可能に結合された第２のデータ処理手段
を備え、前記第１のデータ処理手段は、ソースプログラムを入力するための入力手段と、入力されたソースプログラムを前記第２のデータ処理装
置へ送信するための送信手段と、前記入力手段からの入力データを前記第１のモニタ手段
に表示させるための表示制御手段とを含み、前記第２のデータ処理手段は、前記送信手段により送信されたソースプログラムを受信
するための受信手段と、前記受信手段により受信されたソースプログラムをアセ
ンブルおよびリンクしてオブジェクトプログラムに変換
するためのオブジェクトプログラム作成手段と、前記オブジェクトプログラム作成手段により作成された
オブジェクトプログラムを記憶するエミュレータメモリ
と、前記エミュレータメモリに記憶されたオブジェクトプロ
グラムを前記テスト装置によって実行させるためのテス
ト装置制御手段とを含む、プログラム開発支援装置。
【請求項２】前記第１のデータ処理手段は、前記入力
手段から入力されたソースプログラムを記憶するソース
プログラム記憶手段と、前記第２のデータ処理手段から
のソースプログラムのアクセス要求に応答して、前記ソ
ースプログラム記憶手段からソースプログラムを読み出
して前記送信手段に送信させる送信制御手段とをさらに
含み、前記第２のデータ処理手段は、前記オブジェクトプログ
ラム作成手段が作成中のオブジェクトプログラムを記憶
するキャッシュメモリをさらに含み、前記オブジェクトプログラム作成手段は、次に処理すべ
きデータが、前記キャッシュメモリに記憶されている場
合は当該キャッシュメモリから該当のデータを直接ロー
ドして処理し、前記キャッシュメモリに記憶されていな
い場合は前記第１のデータ処理手段に対して前記ソース
プログラムのアクセス要求を発生する、請求項１に記載
のプログラム開発支援装置。
【請求項３】前記テスト装置は、画像処理用プログラムを格納した外部メモリカートリッ
ジが着脱自在に構成され、当該画像処理用プログラムに
基づいて画像信号を発生する画像処理手段と、前記画像処理手段に接続され、当該画像処理手段から与
えられる画像信号に基づく画像を発生する第２のモニタ
手段とを含み、前記テスト装置制御手段は、前記エミュレータメモリに
記憶されているオブジェクトプログラムを前記画像処理
用プログラムとして前記画像処理手段に与えることによ
り、作成中のプログラムに基づく画像を前記第２のモニ
タ手段に出力させる、請求項２に記載のプログラム開発
支援装置。