JPH0522548A - 像形成装置の印字同期制御回路 - Google Patents
像形成装置の印字同期制御回路Info
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- JPH0522548A JPH0522548A JP3175656A JP17565691A JPH0522548A JP H0522548 A JPH0522548 A JP H0522548A JP 3175656 A JP3175656 A JP 3175656A JP 17565691 A JP17565691 A JP 17565691A JP H0522548 A JPH0522548 A JP H0522548A
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- Japan
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- signal
- circuit
- clock signal
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- 230000015572 biosynthetic process Effects 0.000 title 1
- 230000003111 delayed effect Effects 0.000 abstract description 27
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 水平同期信号に対して、クロック信号の同期
誤差を少なくすることにある。 【構成】 基本クロック信号３は、遅延回路１により、
各々別々の遅延量で遅延され、位相選択回路２へ入力さ
れ、位相選択回路２により、印字部からの水平同期信号
４と最も位相関係の近いものが選択され、印字同期信号
５として出力される。
誤差を少なくすることにある。 【構成】 基本クロック信号３は、遅延回路１により、
各々別々の遅延量で遅延され、位相選択回路２へ入力さ
れ、位相選択回路２により、印字部からの水平同期信号
４と最も位相関係の近いものが選択され、印字同期信号
５として出力される。
Description
【０００１】
【産業上の利用分野】本発明は印字制御コード等から印
字データを発生する印字制御部と、印字データに基づ
き、印字動作を行う像形成装置に関し、特に、印字制御
部と印字部の間の印字同期制御回路に関する。
字データを発生する印字制御部と、印字データに基づ
き、印字動作を行う像形成装置に関し、特に、印字制御
部と印字部の間の印字同期制御回路に関する。
【０００２】
【従来の技術】従来の像形成装置の印字同期制御回路
は、図５に示すように、印字同期発振回路２４とカウン
タ回路２５で構成されており、水平同期信号２７でカウ
ンタ回路２５がクリアされ、水平同期信号２７が低レベ
ルから高レベルになった時点からカウンタ回路２５がカ
ウント動作を行い、印字データを出力するタイミング信
号である印字同期信号２８を出力する。図５に示した従
来の像形成装置の印字同期制御回路のタイムチャートを
図６に示す。
は、図５に示すように、印字同期発振回路２４とカウン
タ回路２５で構成されており、水平同期信号２７でカウ
ンタ回路２５がクリアされ、水平同期信号２７が低レベ
ルから高レベルになった時点からカウンタ回路２５がカ
ウント動作を行い、印字データを出力するタイミング信
号である印字同期信号２８を出力する。図５に示した従
来の像形成装置の印字同期制御回路のタイムチャートを
図６に示す。
【０００３】
【発明が解決しようとする課題】この従来の像形成装置
の印字同期制御回路では、印字同期発振回路２４からの
クロック信号２６の立上り又は立下りのどちらかで同期
動作を行っているため、水平同期信号２７に対して、ク
ロック信号２６の１周期分の同期誤差が発生する可能性
がある。
の印字同期制御回路では、印字同期発振回路２４からの
クロック信号２６の立上り又は立下りのどちらかで同期
動作を行っているため、水平同期信号２７に対して、ク
ロック信号２６の１周期分の同期誤差が発生する可能性
がある。
【０００４】この同期誤差は、直接印字品質に影響する
ため、印字品質を向上させるために印字同期発振回路２
４のクロック信号２６の周波数をより高くする必要が生
じ、高い周波数で動作する回路素子の選定、電磁波雑音
の発生をおさえるための対策等の問題点があった。
ため、印字品質を向上させるために印字同期発振回路２
４のクロック信号２６の周波数をより高くする必要が生
じ、高い周波数で動作する回路素子の選定、電磁波雑音
の発生をおさえるための対策等の問題点があった。
【０００５】本発明の目的は、水平同期信号２７に対し
て、クロック信号２６の同期誤差を少なくすることにあ
る。
て、クロック信号２６の同期誤差を少なくすることにあ
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基本クロック信号を各々別々の遅延量で
遅延させる遅延回路と、遅延回路から出力された信号の
うち、印字部からの水平同期信号と最も位相関係の近い
信号を選択する位相選択回路とを設けたものである。
に、本発明は、基本クロック信号を各々別々の遅延量で
遅延させる遅延回路と、遅延回路から出力された信号の
うち、印字部からの水平同期信号と最も位相関係の近い
信号を選択する位相選択回路とを設けたものである。
【０００７】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００８】図１は、本発明の一実施例の像形成装置の
印字同期制御回路の構成図である。図１において、基本
クロック信号３を遅延回路１に入力し、遅延回路１によ
り遅延された基本クロック信号３が、位相選択回路２に
入力される。位相選択回路２には、印字部からの水平同
期信号４も入力され、位相選択回路２で、水平同期信号
４の位相に基本クロック信号３の位相を合わせ、印字同
期信号５を出力する。つまり、基本クロック信号３は、
遅延回路１により、各々別々の遅延量で遅延され、位相
選択回路２へ入力され、位相選択回路２により、印字部
からの水平同期信号４と最も位相関係の近いものが選択
され、印字同期信号５として出力される。
印字同期制御回路の構成図である。図１において、基本
クロック信号３を遅延回路１に入力し、遅延回路１によ
り遅延された基本クロック信号３が、位相選択回路２に
入力される。位相選択回路２には、印字部からの水平同
期信号４も入力され、位相選択回路２で、水平同期信号
４の位相に基本クロック信号３の位相を合わせ、印字同
期信号５を出力する。つまり、基本クロック信号３は、
遅延回路１により、各々別々の遅延量で遅延され、位相
選択回路２へ入力され、位相選択回路２により、印字部
からの水平同期信号４と最も位相関係の近いものが選択
され、印字同期信号５として出力される。
【０００９】図２は、本発明の一実施例の像形成装置の
印字同期制御回路に用いられる位相選択回路を示す図で
ある。図２において、遅延回路１により、各々別々の遅
延量で遅延された第１遅延基本クロック信号６、第２遅
延基本クロック信号７、及び、第３遅延基本クロック信
号８は、Ｄフリップ・フロップ９〜１１の各Ｄ入力端子
に入力され、水平同期信号４の立上り時に、各々のＤフ
リップ・フロップ９〜１１にラッチされる。
印字同期制御回路に用いられる位相選択回路を示す図で
ある。図２において、遅延回路１により、各々別々の遅
延量で遅延された第１遅延基本クロック信号６、第２遅
延基本クロック信号７、及び、第３遅延基本クロック信
号８は、Ｄフリップ・フロップ９〜１１の各Ｄ入力端子
に入力され、水平同期信号４の立上り時に、各々のＤフ
リップ・フロップ９〜１１にラッチされる。
【００１０】ここでラッチした結果が、「０」であり、
１段遅延量の多い遅延基本クロック信号のラッチした結
果が、「１」である。第１遅延基本クロック信号６、第
２遅延基本クロック信号７、及び、第３遅延基本クロッ
ク信号８が、３入力ＡＮＤゲート１２〜１４及び３入力
ＯＲゲート１５により選択され、印字同期信号５が出力
される。
１段遅延量の多い遅延基本クロック信号のラッチした結
果が、「１」である。第１遅延基本クロック信号６、第
２遅延基本クロック信号７、及び、第３遅延基本クロッ
ク信号８が、３入力ＡＮＤゲート１２〜１４及び３入力
ＯＲゲート１５により選択され、印字同期信号５が出力
される。
【００１１】図３は、図２に示された位相選択回路２の
タイムチャートである。図３において、印字部からの水
平同期信号波形１６の立上りまでは、第３遅延基本クロ
ック信号のラッチ波形２２が、「０」であり、第１遅延
基本クロック信号のラッチ波形２０が、「１」であるの
で、第３遅延基本クロック信号の入力波形１９の信号
が、印字同期信号波形２３として出力されているが、水
平同期信号波形１６の立上り以降は、第１遅延基本クロ
ック信号のラッチ波形２０が、「０」で、第２遅延基本
クロック信号のラッチ波形２１が、「１」であるので、
第１遅延基本クロック信号の入力波形１７が、印字同期
信号波形２３として出力されている。つまり、水平同期
信号波形１６の立上りのタイミングに対し、各遅延基本
クロック信号の入力波形の立下りのタイミングが一番近
い第１遅延基本クロック信号の入力波形１７が選択され
ている。
タイムチャートである。図３において、印字部からの水
平同期信号波形１６の立上りまでは、第３遅延基本クロ
ック信号のラッチ波形２２が、「０」であり、第１遅延
基本クロック信号のラッチ波形２０が、「１」であるの
で、第３遅延基本クロック信号の入力波形１９の信号
が、印字同期信号波形２３として出力されているが、水
平同期信号波形１６の立上り以降は、第１遅延基本クロ
ック信号のラッチ波形２０が、「０」で、第２遅延基本
クロック信号のラッチ波形２１が、「１」であるので、
第１遅延基本クロック信号の入力波形１７が、印字同期
信号波形２３として出力されている。つまり、水平同期
信号波形１６の立上りのタイミングに対し、各遅延基本
クロック信号の入力波形の立下りのタイミングが一番近
い第１遅延基本クロック信号の入力波形１７が選択され
ている。
【００１２】図４は、本発明の一実施例の像形成装置の
印字同期制御回路の全体を示す回路図であり、遅延回路
１をバッファゲート５個で構成し、位相選択回路２を５
個のＤフリップ・フロップ及び３入力ＡＮＤゲートと１
個の５入力ＯＲゲートで構成した例である。
印字同期制御回路の全体を示す回路図であり、遅延回路
１をバッファゲート５個で構成し、位相選択回路２を５
個のＤフリップ・フロップ及び３入力ＡＮＤゲートと１
個の５入力ＯＲゲートで構成した例である。
【００１３】
【発明の効果】以上説明したように、本発明は、像形成
装置の印字同期制御回路を遅延回路と位相選択回路で構
成したので、水平同期信号に対して、クロック信号の同
期誤差を少なくするという効果が得られる。
装置の印字同期制御回路を遅延回路と位相選択回路で構
成したので、水平同期信号に対して、クロック信号の同
期誤差を少なくするという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例の像形成装置の印字同期制御
回路の構成図である。
回路の構成図である。
【図２】本発明の一実施例の像形成装置の印字同期制御
回路に用いられる位相選択回路を示す図である。
回路に用いられる位相選択回路を示す図である。
【図３】図２に示された位相選択回路のタイムチャート
を示す図である。
を示す図である。
【図４】本発明の一実施例の像形成装置の印字同期制御
回路の全体を示す回路図である。
回路の全体を示す回路図である。
【図５】従来の像形成装置の印字同期制御回路の構成図
である。
である。
【図６】従来の像形成装置の印字同期制御回路のタイム
チャートを示す図である。
チャートを示す図である。
１ 遅延回路 ２ 位相選択回路 ３ 基本クロック信号 ４ 水平同期信号 ５ 印字同期信号 ６ 第１遅延基本クロック信号 ７ 第２遅延基本クロック信号 ８ 第３遅延基本クロック信号 ９〜１１ Ｄフリップ・フロップ １２〜１４ ３入力ＡＮＤゲート １５ ３入力ＯＲゲート １６ 水平同期信号波形 １７ 第１遅延基本クロック信号の入力波形 １８ 第２遅延基本クロック信号の入力波形 １９ 第３遅延基本クロック信号の入力波形 ２０ 第１遅延基本クロック信号のラッチ波形 ２１ 第２遅延基本クロック信号のラッチ波形 ２２ 第３遅延基本クロック信号のラッチ波形 ２３ 印字同期信号波形
Claims (1)
- 【特許請求の範囲】 【請求項１】基本クロック信号を各々別々の遅延量で遅
延させる遅延回路と、遅延回路から出力された信号のう
ち、印字部からの水平同期信号と最も位相関係の近い信
号を選択する位相選択回路とを設けたことを特徴とする
像形成装置の印字同期制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175656A JPH0522548A (ja) | 1991-07-17 | 1991-07-17 | 像形成装置の印字同期制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175656A JPH0522548A (ja) | 1991-07-17 | 1991-07-17 | 像形成装置の印字同期制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522548A true JPH0522548A (ja) | 1993-01-29 |
Family
ID=15999919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175656A Pending JPH0522548A (ja) | 1991-07-17 | 1991-07-17 | 像形成装置の印字同期制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
-
1991
- 1991-07-17 JP JP3175656A patent/JPH0522548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
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