JPH05226236A - データ圧縮技法及びその技法を用いたシステム - Google Patents
データ圧縮技法及びその技法を用いたシステムInfo
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- JPH05226236A JPH05226236A JP4214201A JP21420192A JPH05226236A JP H05226236 A JPH05226236 A JP H05226236A JP 4214201 A JP4214201 A JP 4214201A JP 21420192 A JP21420192 A JP 21420192A JP H05226236 A JPH05226236 A JP H05226236A
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Abstract
(57)【要約】
【目的】 本発明の目的は、コンピュータによって複雑
なイメージを生成するために必要なデータを圧縮する方
法を提供すること、特に、チップがパーソナライズされ
ているために全体的設計に反復がないにもかかわらず、
最新式のコンピュータ・チップの製造におけるパターン
の圧縮技法を提供することである。 【構成】 設計をコード化するために１つまたは複数の
構成単位パターンを選択する。構成単位パターン・セッ
ト中の各形状に、その設計用のデータ・ワード中で使用
する順序番号を付ける。各ブロックの形状記述子のセッ
トを参照メモリに記憶する。あるブロックを参照するデ
ータ・ワードは、記憶されたブロック・パターンを指定
するいくつかのバイトと、パターン中のどの形状が含ま
れ、または排除されるかをコード化するセクションとを
含む。各形状に、その順序番号に従ってビットを割り当
てる。
なイメージを生成するために必要なデータを圧縮する方
法を提供すること、特に、チップがパーソナライズされ
ているために全体的設計に反復がないにもかかわらず、
最新式のコンピュータ・チップの製造におけるパターン
の圧縮技法を提供することである。 【構成】 設計をコード化するために１つまたは複数の
構成単位パターンを選択する。構成単位パターン・セッ
ト中の各形状に、その設計用のデータ・ワード中で使用
する順序番号を付ける。各ブロックの形状記述子のセッ
トを参照メモリに記憶する。あるブロックを参照するデ
ータ・ワードは、記憶されたブロック・パターンを指定
するいくつかのバイトと、パターン中のどの形状が含ま
れ、または排除されるかをコード化するセクションとを
含む。各形状に、その順序番号に従ってビットを割り当
てる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に反復のない設計
を記述するのに使用されるデータの大幅な圧縮を可能に
する技法に関し、さらに詳しくは、複雑なコンピュータ
・イメージを生成するための効果的なデータ圧縮技法に
関する。本発明は、特に複雑な集積回路構造を製造する
ための電子ビーム・リソグラフィに応用できる。
を記述するのに使用されるデータの大幅な圧縮を可能に
する技法に関し、さらに詳しくは、複雑なコンピュータ
・イメージを生成するための効果的なデータ圧縮技法に
関する。本発明は、特に複雑な集積回路構造を製造する
ための電子ビーム・リソグラフィに応用できる。
【０００２】
【従来の技術】最新のコンピュータ・チップ、読取り専
用記憶装置（ＲＯＳ）、プログラム式論理アレイ（ＰＬ
Ａ）、その他のアレイ構造など、電子ビーム・リソグラ
フィ・システムによって書かれる、複雑な集積回路（Ｉ
Ｃ）構造用のパターンを記述するには、膨大な量のデー
タが必要であり、典型的にはギガバイト（ＧＢ）単位の
データが必要である。一般に、パターンには、ステップ
・アンド・リピート法、マクロ・コマンド、その他の既
知の圧縮方法で必要とされる反復がないので、パターン
・データは圧縮されない。その結果、このような設計で
は、余分のデータ量と事後処理時間が必要となる。
用記憶装置（ＲＯＳ）、プログラム式論理アレイ（ＰＬ
Ａ）、その他のアレイ構造など、電子ビーム・リソグラ
フィ・システムによって書かれる、複雑な集積回路（Ｉ
Ｃ）構造用のパターンを記述するには、膨大な量のデー
タが必要であり、典型的にはギガバイト（ＧＢ）単位の
データが必要である。一般に、パターンには、ステップ
・アンド・リピート法、マクロ・コマンド、その他の既
知の圧縮方法で必要とされる反復がないので、パターン
・データは圧縮されない。その結果、このような設計で
は、余分のデータ量と事後処理時間が必要となる。
【０００３】ＩＢＭテクニカル・ディスクロージャ・ブ
ルテン、第２０巻、第２号、１９７７年７月刊、ｐｐ．
５８８〜５８９所載のＲ・Ｄ・ムーア（Moore）及びＰ
・Ｍ・ライアン（Ryan）の論文「電子ビーム・システム
を使用するＲＯＳメモリのパーソナリゼーション（Pers
onalization of ROS Memories Using an E-Beam Syste
m) 」は、露光位置とパターン（シングル・スポット）
とパターン長が固定され、露光データが圧縮されていな
い、厳密に画定されたＲＯＳアレイ用の、書込み速度を
改善する方法を記載している。
ルテン、第２０巻、第２号、１９７７年７月刊、ｐｐ．
５８８〜５８９所載のＲ・Ｄ・ムーア（Moore）及びＰ
・Ｍ・ライアン（Ryan）の論文「電子ビーム・システム
を使用するＲＯＳメモリのパーソナリゼーション（Pers
onalization of ROS Memories Using an E-Beam Syste
m) 」は、露光位置とパターン（シングル・スポット）
とパターン長が固定され、露光データが圧縮されていな
い、厳密に画定されたＲＯＳアレイ用の、書込み速度を
改善する方法を記載している。
【０００４】米国特許第４２９１２３１号明細書は、メ
モリに記憶された固定パターンを使用して様々な場所で
同じパターン・シーケンスを反復して露光させるシステ
ムを記載している。そのパターンは、何回も反復される
パターン要素の同じシーケンスから成る。これによって
パターン要素を個別に選定することはできない。
モリに記憶された固定パターンを使用して様々な場所で
同じパターン・シーケンスを反復して露光させるシステ
ムを記載している。そのパターンは、何回も反復される
パターン要素の同じシーケンスから成る。これによって
パターン要素を個別に選定することはできない。
【０００５】上記特許に似た米国特許第４２５９７２４
号によれば、多数の断片パターンから成ることもある矩
形区域中に基本的反復パターンを含むパターン・セグメ
ント（すなわち形状の固定ストリング）の、ステップ・
アンド・リピート式露光が可能である。
号によれば、多数の断片パターンから成ることもある矩
形区域中に基本的反復パターンを含むパターン・セグメ
ント（すなわち形状の固定ストリング）の、ステップ・
アンド・リピート式露光が可能である。
【０００６】米国特許第４５３１１９１号は、入力デー
タ・ストリングを監視して反復データ・シーケンスを検
出し、実際の露光中に使用される反復カウントを生成す
る。このシステムでは、反復シーケンスは連続して出現
しなければならない。
タ・ストリングを監視して反復データ・シーケンスを検
出し、実際の露光中に使用される反復カウントを生成す
る。このシステムでは、反復シーケンスは連続して出現
しなければならない。
【０００７】米国特許第４０５１４５７号は、漢字用コ
ードを解釈し、漢字を書くのに必要な形状のストリング
のアドレスを得る、速度を向上させるシステムを開示し
ている。
ードを解釈し、漢字を書くのに必要な形状のストリング
のアドレスを得る、速度を向上させるシステムを開示し
ている。
【０００８】上記のいずれの特許も、各露光位置での基
本パターンの変形が可能なシステムを開示していない。
すなわち、これらの特許では、ストリング内で形状の選
択的な露光を行うことができない。
本パターンの変形が可能なシステムを開示していない。
すなわち、これらの特許では、ストリング内で形状の選
択的な露光を行うことができない。
【０００９】
【発明が解決しようとする課題】本発明の目的は、コン
ピュータによって複雑なイメージを生成するために必要
なデータを圧縮する方法を提供することである。
ピュータによって複雑なイメージを生成するために必要
なデータを圧縮する方法を提供することである。
【００１０】本発明の他のより具体的な目的は、チップ
がパーソナライズされているために全体的設計に反復が
ないにもかかわらず、最新式のコンピュータ・チップの
製造におけるパターンの圧縮技法を提供することであ
る。
がパーソナライズされているために全体的設計に反復が
ないにもかかわらず、最新式のコンピュータ・チップの
製造におけるパターンの圧縮技法を提供することであ
る。
【００１１】
【課題を解決するための手段】本発明によれば、パター
ンを、それぞれがその中の特定の位置用の所定の潜在的
形状の同じグリッド・パターンを含む多数のブロックに
区分する。ブロックは均一である必要はなく、寸法およ
び形状が異なっていてもよい。ブロック内の形状は異な
る区域にぴったりはまる必要はなく、重なり合ってもよ
い。ブロック内のある区域用に、互いに排他的な多数の
異なる選択可能な代替品が可能である。また、異なる用
途または機能で同じｘ、ｙ座標に入ることのできる、異
なる形のいくつかの形状が可能である。
ンを、それぞれがその中の特定の位置用の所定の潜在的
形状の同じグリッド・パターンを含む多数のブロックに
区分する。ブロックは均一である必要はなく、寸法およ
び形状が異なっていてもよい。ブロック内の形状は異な
る区域にぴったりはまる必要はなく、重なり合ってもよ
い。ブロック内のある区域用に、互いに排他的な多数の
異なる選択可能な代替品が可能である。また、異なる用
途または機能で同じｘ、ｙ座標に入ることのできる、異
なる形のいくつかの形状が可能である。
【００１２】所与のブロックのグリッド・パターンの異
なる区域に、はまる１組の形状中の各形状をメモリに記
憶し、それぞれに連続番号を付ける。その連続番号を付
けた各形状を、所与のブロック用のグリッド・パターン
中の所定の位置に置く。その所定の位置用の各形状は異
なるが、ブロック内の他の位置用のパターンと同じ寸法
になってもよい。これらの形状は、特定の形状に寄与す
るため、その長さと幅の比および縮尺の点で、グリッド
・パターン中の所定位置に適合されている。このように
して、各形状は、それが存在するとき、グリッド・パタ
ーンのその区域に異なる特徴を加える。
なる区域に、はまる１組の形状中の各形状をメモリに記
憶し、それぞれに連続番号を付ける。その連続番号を付
けた各形状を、所与のブロック用のグリッド・パターン
中の所定の位置に置く。その所定の位置用の各形状は異
なるが、ブロック内の他の位置用のパターンと同じ寸法
になってもよい。これらの形状は、特定の形状に寄与す
るため、その長さと幅の比および縮尺の点で、グリッド
・パターン中の所定位置に適合されている。このように
して、各形状は、それが存在するとき、グリッド・パタ
ーンのその区域に異なる特徴を加える。
【００１３】設計をコード化するため、１つまたは複数
の標準の構造単位を選択する。ブロック内の各形状に、
構造単位用のデータ・ワード中で使用するための順序番
号を付ける。各ブロック用の１組の形状記述子を、参照
メモリに記憶する。あるブロックを参照するデータ・ワ
ードは、そのブロック用の記憶された形状データを指定
するいくつかのバイトを含み、データ・ワードは、パタ
ーン中のどの形状を含めどの形状を除外するかをコード
化する。各形状には、その順序番号にしたがって１ビッ
トを割り当てる。所与の形状に対して、それが含まれる
場合には２進の１が、除外される場合には２進の０が各
々割り当てられる。ブロックにはまる各標準形状は、１
組のパラメータを有し、それがメモリに記憶される。そ
れには、参照位置ｘ、ｙからのΔｘｎしオフセット及び
Δｙｎ離オフセット、幅ｗｎのと高さｈｎが含まれる。
ただしｎはその形状の順序番号である。パターンは、ラ
ンダムにどんな順序で配置することもでき、これによっ
てはるかに少ないデータ処理で多数のパターンを提供す
ることが可能となる。
の標準の構造単位を選択する。ブロック内の各形状に、
構造単位用のデータ・ワード中で使用するための順序番
号を付ける。各ブロック用の１組の形状記述子を、参照
メモリに記憶する。あるブロックを参照するデータ・ワ
ードは、そのブロック用の記憶された形状データを指定
するいくつかのバイトを含み、データ・ワードは、パタ
ーン中のどの形状を含めどの形状を除外するかをコード
化する。各形状には、その順序番号にしたがって１ビッ
トを割り当てる。所与の形状に対して、それが含まれる
場合には２進の１が、除外される場合には２進の０が各
々割り当てられる。ブロックにはまる各標準形状は、１
組のパラメータを有し、それがメモリに記憶される。そ
れには、参照位置ｘ、ｙからのΔｘｎしオフセット及び
Δｙｎ離オフセット、幅ｗｎのと高さｈｎが含まれる。
ただしｎはその形状の順序番号である。パターンは、ラ
ンダムにどんな順序で配置することもでき、これによっ
てはるかに少ないデータ処理で多数のパターンを提供す
ることが可能となる。
【００１４】
【実施例】図面、特に図１を参照すると、本発明の好ま
しい実施例である電子ビーム・システムが示されてい
る。ｘ−ｙワーク・テーブル８が電子ビームＢの下を移
動する。ワーク・テーブル８は、ターゲット７を保持し
ている。このターゲットは、典型的には半導体基板であ
る。電子ビーム露光システムは、仮想線１０で一般的に
示されている。電子ビーム源１１がビームＢを発生し、
このビームは、スポット成形装置の制御下で偏向アパー
チャ装置１２によって様々なスポット形状に成形され、
打抜きされる。この両装置はいずれも、米国特許第３９
００７３６号によるスポット成形打抜きアナログ電子装
置１４内にある。位置決めされ成形されたスポットは、
パターン制御部１５のディジタル電子装置の制御下で、
装置１４によって部分的に制御される。これによって、
やはり上記の米国特許第３９００７３６号による制御コ
ンピュータ１６の制御下で、サブフィールドに書き込ま
れるパターンが決定される。
しい実施例である電子ビーム・システムが示されてい
る。ｘ−ｙワーク・テーブル８が電子ビームＢの下を移
動する。ワーク・テーブル８は、ターゲット７を保持し
ている。このターゲットは、典型的には半導体基板であ
る。電子ビーム露光システムは、仮想線１０で一般的に
示されている。電子ビーム源１１がビームＢを発生し、
このビームは、スポット成形装置の制御下で偏向アパー
チャ装置１２によって様々なスポット形状に成形され、
打抜きされる。この両装置はいずれも、米国特許第３９
００７３６号によるスポット成形打抜きアナログ電子装
置１４内にある。位置決めされ成形されたスポットは、
パターン制御部１５のディジタル電子装置の制御下で、
装置１４によって部分的に制御される。これによって、
やはり上記の米国特許第３９００７３６号による制御コ
ンピュータ１６の制御下で、サブフィールドに書き込ま
れるパターンが決定される。
【００１５】パターン制御部１５は、線６４を介してス
ポット成形打抜きアナログ電子装置１４に、線６５を介
して形状偏向装置３３に、かつ線６６を介して偏向シス
テム１９に信号を供給し、ビーム位置、スポット形状、
及びビーム・オン／オフ制御を周知の方式で制御する。
ビームは、偏向アパーチャ装置１２によって成形され、
偏向板１３によって短い距離で位置決めされ、偏向コイ
ル１７によってより長い範囲にわたって位置決めされ
る。
ポット成形打抜きアナログ電子装置１４に、線６５を介
して形状偏向装置３３に、かつ線６６を介して偏向シス
テム１９に信号を供給し、ビーム位置、スポット形状、
及びビーム・オン／オフ制御を周知の方式で制御する。
ビームは、偏向アパーチャ装置１２によって成形され、
偏向板１３によって短い距離で位置決めされ、偏向コイ
ル１７によってより長い範囲にわたって位置決めされ
る。
【００１６】次のフィールドは、ステージ位置測定シス
テム２１の制御下で、基板７を支えるｘ−ｙ駆動ワーク
・テーブル８の移動方向に対して垂直に置かれる。すべ
ての動作は制御コンピュータ１６の管理下にある。パタ
ーンの書込みは、基板７上のチップ位置での書込みが完
了した後に、一時的に停止され、基板７上の再登録サイ
クルが始まる。ビームＢは、基板７上の次のフィールド
用の４つの登録マークの公称位置へと偏向され、４つの
区域が電子ビームによって走査される。登録マークの実
際の位置は、検出器２２に当たる後方散乱電子の検出に
よって決定される。実際の次のフィールド位置を決定す
るため、検出器２２からの信号が、線２７、２８を介し
て登録検出回路２３に供給される。登録検出回路２３
は、線６０、６１を介してパターン制御部１５に、また
線６０、６２を介して制御コンピュータ１６に信号を供
給する。設計チップ位置は、制御コンピュータ１６から
線６３を介してパターン制御部１５に供給される。パタ
ーン制御部１５では、線６３、６１上の値、すなわち設
計フィールド位置と実際位置とが比較され、線６５を介
してベクトル偏向装置３３に補正値が加えられる。最後
のチップ位置が露光されるまで、登録サイクルと書込み
サイクルが交互に発生する。
テム２１の制御下で、基板７を支えるｘ−ｙ駆動ワーク
・テーブル８の移動方向に対して垂直に置かれる。すべ
ての動作は制御コンピュータ１６の管理下にある。パタ
ーンの書込みは、基板７上のチップ位置での書込みが完
了した後に、一時的に停止され、基板７上の再登録サイ
クルが始まる。ビームＢは、基板７上の次のフィールド
用の４つの登録マークの公称位置へと偏向され、４つの
区域が電子ビームによって走査される。登録マークの実
際の位置は、検出器２２に当たる後方散乱電子の検出に
よって決定される。実際の次のフィールド位置を決定す
るため、検出器２２からの信号が、線２７、２８を介し
て登録検出回路２３に供給される。登録検出回路２３
は、線６０、６１を介してパターン制御部１５に、また
線６０、６２を介して制御コンピュータ１６に信号を供
給する。設計チップ位置は、制御コンピュータ１６から
線６３を介してパターン制御部１５に供給される。パタ
ーン制御部１５では、線６３、６１上の値、すなわち設
計フィールド位置と実際位置とが比較され、線６５を介
してベクトル偏向装置３３に補正値が加えられる。最後
のチップ位置が露光されるまで、登録サイクルと書込み
サイクルが交互に発生する。
【００１７】ｘ軸ワーク・テーブルの位置決めは、制御
コンピュータ１６からステージ位置測定システム２１に
向う線２４上のｘ／ｙ位置信号に含まれる、ｘ位置信号
によって制御される。線２４上の信号は、登録検出回路
２３から線６０、６２を介して受け取る電流登録信号に
よって修正された、制御コンピュータ１６内に位置制御
データの形で記憶されたウェーハ仕様によって予め決定
されている。ワーク・テーブル８の実際のｘ位置は、ス
テージ位置測定システム２１によって決定され、その値
が、制御コンピュータ１６からの線２４上の所望のｘ位
置信号と比較される。その結果生ずる線２５上の位置誤
差信号が、駆動信号をモータ６７に加えるｘステージ駆
動機構２６中のサーボ装置に加えられる。ｙ軸ワーク・
テーブルの位置決めは、ステージ位置測定システム２１
からの線３４上の信号に応答する、Ｙステージ駆動機構
３５中のサーボ装置によって、同様に制御される。
コンピュータ１６からステージ位置測定システム２１に
向う線２４上のｘ／ｙ位置信号に含まれる、ｘ位置信号
によって制御される。線２４上の信号は、登録検出回路
２３から線６０、６２を介して受け取る電流登録信号に
よって修正された、制御コンピュータ１６内に位置制御
データの形で記憶されたウェーハ仕様によって予め決定
されている。ワーク・テーブル８の実際のｘ位置は、ス
テージ位置測定システム２１によって決定され、その値
が、制御コンピュータ１６からの線２４上の所望のｘ位
置信号と比較される。その結果生ずる線２５上の位置誤
差信号が、駆動信号をモータ６７に加えるｘステージ駆
動機構２６中のサーボ装置に加えられる。ｙ軸ワーク・
テーブルの位置決めは、ステージ位置測定システム２１
からの線３４上の信号に応答する、Ｙステージ駆動機構
３５中のサーボ装置によって、同様に制御される。
【００１８】次に図２を参照すると、パターン制御部１
５の一部分である参照メモリのアドレス指定が示されて
いる。参照メモリ７０は、パターン制御部１５における
主パターン・バッファの一部分としてもよく、また独立
した装置でもよい。ブロック指定子７１は、典型的には
６４ビットであり、命令コード・フィールド７２、アド
レス・フィールド７３、ｘ位置フィールド７４、ｙ位置
フィールド７５、及び複数の制御ビット７６を含む。制
御ビット７６は、後述の説明から明らかになるように、
最大形状構成でのパターン形状の順序番号に相当する。
５の一部分である参照メモリのアドレス指定が示されて
いる。参照メモリ７０は、パターン制御部１５における
主パターン・バッファの一部分としてもよく、また独立
した装置でもよい。ブロック指定子７１は、典型的には
６４ビットであり、命令コード・フィールド７２、アド
レス・フィールド７３、ｘ位置フィールド７４、ｙ位置
フィールド７５、及び複数の制御ビット７６を含む。制
御ビット７６は、後述の説明から明らかになるように、
最大形状構成でのパターン形状の順序番号に相当する。
【００１９】ブロック指定子７１のアドレス・フィール
ド７３は、参照メモリ７０に入るために使用される。参
照メモリ７０中の形状記述子８０のデータ構造は、図３
に示されており、ブロック指定子７１の参照位置ｘ、ｙ
からのΔｘｎ團オフセットとΔｙｎ置オフセット，なら
びに幅ｗｎ拭、高さｈnー及び形状の露光量Ｄを含む。こ
こでｎは形状の順序番号である。参照メモリ７０の最初
の２つのエントリでＣで示した共通形状がすべて使用済
みの時は、ブロック指定子７１中の制御ビット７６は、
参照メモリ７０中でアドレス指定された形状ブロック中
の１６の可能な形状のうちのどれを使用すべきかを示
す。２進の１が制御ビット列７６中に現れる時は、制御
フィールド中のビットの位置に対応するオフセットの所
にある形状記述子が使用される。図２は、形状順序番号
３に対応するビット位置３の例を示す。
ド７３は、参照メモリ７０に入るために使用される。参
照メモリ７０中の形状記述子８０のデータ構造は、図３
に示されており、ブロック指定子７１の参照位置ｘ、ｙ
からのΔｘｎ團オフセットとΔｙｎ置オフセット，なら
びに幅ｗｎ拭、高さｈnー及び形状の露光量Ｄを含む。こ
こでｎは形状の順序番号である。参照メモリ７０の最初
の２つのエントリでＣで示した共通形状がすべて使用済
みの時は、ブロック指定子７１中の制御ビット７６は、
参照メモリ７０中でアドレス指定された形状ブロック中
の１６の可能な形状のうちのどれを使用すべきかを示
す。２進の１が制御ビット列７６中に現れる時は、制御
フィールド中のビットの位置に対応するオフセットの所
にある形状記述子が使用される。図２は、形状順序番号
３に対応するビット位置３の例を示す。
【００２０】形状記述子８０は、形状の（共通または順
序番号）、場所、大きさ、及び露光（量）を識別するの
に必要なデータをすべて含む。フィールド８１中の命令
コードは、それが共通形状であるか選択可能形状である
かを決定する。主パターン・バッファ中の命令コード７
２は、そのワードが圧縮されたデータのブロック指定子
なのか、他の型式のツール制御のブロック指定子なの
か、それとも非圧縮パターン・データのブロック指定子
なのかを決定する。
序番号）、場所、大きさ、及び露光（量）を識別するの
に必要なデータをすべて含む。フィールド８１中の命令
コードは、それが共通形状であるか選択可能形状である
かを決定する。主パターン・バッファ中の命令コード７
２は、そのワードが圧縮されたデータのブロック指定子
なのか、他の型式のツール制御のブロック指定子なの
か、それとも非圧縮パターン・データのブロック指定子
なのかを決定する。
【００２１】図４は、参照メモリ７０とパターン・バッ
ファ９０が、パターン制御部のデータの流れの中でどの
ように連係しているかを示す。実際には、参照メモリ７
０は、パターン全体の圧縮部分の形状記述子を記憶する
ために、おそらくは動的にとっておかれたパターン・バ
ッファ９０の一部分とすることができる。パターン・バ
ッファ９０の各ワード中の命令コードは、それがどの種
類のデータ・ワードであるかを示す。ブロック指定子７
１からのアドレス（図２）は、形状記述子をアドレスす
るために参照メモリ７０に送られ、一方、パターン・バ
ッファ中のブロック指定子のｘフィールドとｙフィール
ドからのブロック位置データは、偏向システム１９に送
られる（図１）。形状記述子データだけが形状偏向装置
３３に送られる。加算機構９２が、形状の最終アドレス
を計算するために使用される。圧縮形状の形状データは
メモリ７０から送られ、メモリ９０は非圧縮形状用のデ
ータを供給する。
ファ９０が、パターン制御部のデータの流れの中でどの
ように連係しているかを示す。実際には、参照メモリ７
０は、パターン全体の圧縮部分の形状記述子を記憶する
ために、おそらくは動的にとっておかれたパターン・バ
ッファ９０の一部分とすることができる。パターン・バ
ッファ９０の各ワード中の命令コードは、それがどの種
類のデータ・ワードであるかを示す。ブロック指定子７
１からのアドレス（図２）は、形状記述子をアドレスす
るために参照メモリ７０に送られ、一方、パターン・バ
ッファ中のブロック指定子のｘフィールドとｙフィール
ドからのブロック位置データは、偏向システム１９に送
られる（図１）。形状記述子データだけが形状偏向装置
３３に送られる。加算機構９２が、形状の最終アドレス
を計算するために使用される。圧縮形状の形状データは
メモリ７０から送られ、メモリ９０は非圧縮形状用のデ
ータを供給する。
【００２２】図５は、ＩＣチップ上に作成されたＲＯＳ
アレイの一部分を示す。図５のＲＯＳアレイは、複数の
領域またはブロックに分割され、ｘ軸とｙ軸に沿った数
字に従って番号が付けられる。例えば、アレイの左下隅
のブロックは、ブロック（１，１）として識別される。
図のＲＯＳアレイは特定の適用にパーソナライズされて
おり、この例では何らかの形状の反復があるが、一般に
は、通常の技法を使ってデータの意味ある圧縮をもたら
すような形状の有意なパターンはない。図６は、図５に
示すＲＯＳアレイ部分を分割した各領域を構成するため
に使用できる可能な最大形状構成の１つを示す。図５の
ブロック（１，１）は、ＲＯＳアレイのこの特定領域を
適切に露光するために必要な特定の最大形状構成に関し
て、１から１６までの形状番号のサブセットを示すよう
にラベルを付けてある。形状番号は、図２に示すブロッ
ク指定子７１中の制御ビット７６の順序に相当する。他
のどの領域も同じ形状のサブセットを必要としないであ
ろうが、ＲＯＳアレイ全体は、図６に示す最大形状構成
中の形状から、最大形状構成のどの形状を露光しどの形
状を露光しないかに応じて制御ビット・シーケンスを設
定することにより、生成することができる。
アレイの一部分を示す。図５のＲＯＳアレイは、複数の
領域またはブロックに分割され、ｘ軸とｙ軸に沿った数
字に従って番号が付けられる。例えば、アレイの左下隅
のブロックは、ブロック（１，１）として識別される。
図のＲＯＳアレイは特定の適用にパーソナライズされて
おり、この例では何らかの形状の反復があるが、一般に
は、通常の技法を使ってデータの意味ある圧縮をもたら
すような形状の有意なパターンはない。図６は、図５に
示すＲＯＳアレイ部分を分割した各領域を構成するため
に使用できる可能な最大形状構成の１つを示す。図５の
ブロック（１，１）は、ＲＯＳアレイのこの特定領域を
適切に露光するために必要な特定の最大形状構成に関し
て、１から１６までの形状番号のサブセットを示すよう
にラベルを付けてある。形状番号は、図２に示すブロッ
ク指定子７１中の制御ビット７６の順序に相当する。他
のどの領域も同じ形状のサブセットを必要としないであ
ろうが、ＲＯＳアレイ全体は、図６に示す最大形状構成
中の形状から、最大形状構成のどの形状を露光しどの形
状を露光しないかに応じて制御ビット・シーケンスを設
定することにより、生成することができる。
【００２３】図７は、制御ワード７１の可能なフォーマ
ットを示す。この制御ワード７１は、ブロック指定子の
命令コードと共に主パターン・データの流れ中に現れ、
パターン付けされているＲＯＳアレイの特定領域を露光
するために、この圧縮機能を活動化する。アドレス・フ
ィールドは、命令コード・フィールド８１、ｘオフセッ
ト・フィールド８２、ｙオフセット・フィールド８３、
幅フィールド８４、高さフィールド８５、及び露光量フ
ィールド８６から成る、図３に示す形状指定子メモリ域
７０を指す。命令コードは、パターン制御部（図１）
に、圧縮データ使用の発生と、参照メモリ７０に常駐す
る形状データ（すなわち記述子）を指すアドレスとを認
識させる。ｘ値とｙ値は、書込み可能域中の形状記述子
ブロックの参照位置を確定する。図８に定義する制御ビ
ットは、最大形状構成中の形状（すなわち図２の形状１
から１６まで）のうちのどれが実際に露光されるかを決
定する。所与の形状に対する制御ビットが"１"である場
合、その形状は位置（ｘ＋Δｘ，ｙ＋Δｙ）にあり、そ
の幅ｗと高さｈによって画定される区域が露光される。
２進の１は、その形状が書き込まれることを示し、２進
の０は、その形状が書き込まれない、すなわちスキップ
されることを示す。連続する制御ワード中の異なる制御
ビット・シーケンスは、ＲＯＳアレイの連続領域中で異
なるパターンを露光させる。
ットを示す。この制御ワード７１は、ブロック指定子の
命令コードと共に主パターン・データの流れ中に現れ、
パターン付けされているＲＯＳアレイの特定領域を露光
するために、この圧縮機能を活動化する。アドレス・フ
ィールドは、命令コード・フィールド８１、ｘオフセッ
ト・フィールド８２、ｙオフセット・フィールド８３、
幅フィールド８４、高さフィールド８５、及び露光量フ
ィールド８６から成る、図３に示す形状指定子メモリ域
７０を指す。命令コードは、パターン制御部（図１）
に、圧縮データ使用の発生と、参照メモリ７０に常駐す
る形状データ（すなわち記述子）を指すアドレスとを認
識させる。ｘ値とｙ値は、書込み可能域中の形状記述子
ブロックの参照位置を確定する。図８に定義する制御ビ
ットは、最大形状構成中の形状（すなわち図２の形状１
から１６まで）のうちのどれが実際に露光されるかを決
定する。所与の形状に対する制御ビットが"１"である場
合、その形状は位置（ｘ＋Δｘ，ｙ＋Δｙ）にあり、そ
の幅ｗと高さｈによって画定される区域が露光される。
２進の１は、その形状が書き込まれることを示し、２進
の０は、その形状が書き込まれない、すなわちスキップ
されることを示す。連続する制御ワード中の異なる制御
ビット・シーケンスは、ＲＯＳアレイの連続領域中で異
なるパターンを露光させる。
【００２４】形状の有意の反復パターンの欠如は、図
９、１０に示すように、論理回路を作成する時は一層は
なはだしくなる。図９は、簡単な共通ベースＮＰＮバイ
ポーラ・トランジスタ回路を示す。この回路は、エミッ
タに接続された入力部Ｉ３蠅と、コレクタに接続された
出力部Ｏ1を有し、コレクタは電源電圧ＶCCにバイアス
されている。図１０は、共通ベース回路中に接続された
複数エミッタＮＰＮバイポーラ・トランジスタを示す。
この回路は、それぞれ別のエミッタに接続された３つの
入力部Ｉ１の、Ｉ２■、Ｉ3シ、及びコレクタに接続され
た１つの出力部Ｏ1^を有する。
９、１０に示すように、論理回路を作成する時は一層は
なはだしくなる。図９は、簡単な共通ベースＮＰＮバイ
ポーラ・トランジスタ回路を示す。この回路は、エミッ
タに接続された入力部Ｉ３蠅と、コレクタに接続された
出力部Ｏ1を有し、コレクタは電源電圧ＶCCにバイアス
されている。図１０は、共通ベース回路中に接続された
複数エミッタＮＰＮバイポーラ・トランジスタを示す。
この回路は、それぞれ別のエミッタに接続された３つの
入力部Ｉ１の、Ｉ２■、Ｉ3シ、及びコレクタに接続され
た１つの出力部Ｏ1^を有する。
【００２５】図１１は、図９または図１０に示した回路
を製造するために使用される形状パターンを示す。図１
２は、それぞれ図９及び図１０に示されている、ＣＫＴ
１及びＣＫＴ２として識別される回路を製造するための
制御ビットを示す。例えば、図９の回路を作成する際に
は形状１、２、４、５、７、８、１５、１６が省略され
るのに対して、図１０の回路を作成する際には形状１４
だけが省略されることに留意されたい。異なる論理回路
が互いに排他的な重複する形状セットを有することが非
常にしばしばあり、実際の回路が作成される時は、これ
らのセットから選択が行われる。この場合は、出力部Ｏ
1と出力部Ｏ1^の位置が異なっており、これらを生成す
るために使用される形状（すなわち形状１４、１５、１
６）が、互いに排他的である。
を製造するために使用される形状パターンを示す。図１
２は、それぞれ図９及び図１０に示されている、ＣＫＴ
１及びＣＫＴ２として識別される回路を製造するための
制御ビットを示す。例えば、図９の回路を作成する際に
は形状１、２、４、５、７、８、１５、１６が省略され
るのに対して、図１０の回路を作成する際には形状１４
だけが省略されることに留意されたい。異なる論理回路
が互いに排他的な重複する形状セットを有することが非
常にしばしばあり、実際の回路が作成される時は、これ
らのセットから選択が行われる。この場合は、出力部Ｏ
1と出力部Ｏ1^の位置が異なっており、これらを生成す
るために使用される形状（すなわち形状１４、１５、１
６）が、互いに排他的である。
【００２６】最大圧縮係数は、使用される最大形状構成
のサイズに関係し、露光されるアレイのサイズには関係
しない。この理由は、最大形状構成が、形状群を記述す
るのに必要なデータを、参照、およびどの形状が実際に
露光されるかを記述するデータ・ワードで置き換えるか
らである。最大形状構成は、作成するアレイの水平、垂
直、または矩形部分を記述することができる。
のサイズに関係し、露光されるアレイのサイズには関係
しない。この理由は、最大形状構成が、形状群を記述す
るのに必要なデータを、参照、およびどの形状が実際に
露光されるかを記述するデータ・ワードで置き換えるか
らである。最大形状構成は、作成するアレイの水平、垂
直、または矩形部分を記述することができる。
【００２７】固定形状は常に使用し、データ・ワード
が、使用が可変の形状に関するビットのみを含む場合に
は、さらに圧縮を行うことができる。別法として、デー
タ・ワードを分割して、固定形状のカウントと可変形状
用のビットを設けることもできる。もう１つの変形は、
図１３に示すように形状セットを共通の順序番号でラベ
ル付けすることである。形状シーケンスの組合せが、最
終的に露光されるパターンを定義することになる。図１
３でとられる手法では、図１１の例で使用される１６個
ではなく、制御ビットは８個しか必要でない。図９と図
１０に示す論理回路用の制御ビットを図１４に示す。
が、使用が可変の形状に関するビットのみを含む場合に
は、さらに圧縮を行うことができる。別法として、デー
タ・ワードを分割して、固定形状のカウントと可変形状
用のビットを設けることもできる。もう１つの変形は、
図１３に示すように形状セットを共通の順序番号でラベ
ル付けすることである。形状シーケンスの組合せが、最
終的に露光されるパターンを定義することになる。図１
３でとられる手法では、図１１の例で使用される１６個
ではなく、制御ビットは８個しか必要でない。図９と図
１０に示す論理回路用の制御ビットを図１４に示す。
【００２８】本発明を１つの好ましい実施例について説
明したが、本発明が頭記の特許請求の範囲の趣旨および
範囲内で変更を加えて実施できることは、当業者には認
識されよう。例えば、本発明は、レーザ、イオン・ビー
ム・システム、及びライト・テーブルを含むどのような
パターン発生装置にも有用であり、電子ビーム・システ
ムに限定されるものではない。
明したが、本発明が頭記の特許請求の範囲の趣旨および
範囲内で変更を加えて実施できることは、当業者には認
識されよう。例えば、本発明は、レーザ、イオン・ビー
ム・システム、及びライト・テーブルを含むどのような
パターン発生装置にも有用であり、電子ビーム・システ
ムに限定されるものではない。
【００２９】
【発明の効果】本発明によって、反復のない設計を記述
するのに使用されるデータの大幅な圧縮を可能にするデ
ータ圧縮技法が提供され、この技法は特に、複雑な集積
回路構造を製造するための電子ビーム・リソグラフィに
応用できる。
するのに使用されるデータの大幅な圧縮を可能にするデ
ータ圧縮技法が提供され、この技法は特に、複雑な集積
回路構造を製造するための電子ビーム・リソグラフィに
応用できる。
【図１】本発明の好ましい実施例による電子ビーム露光
システムのブロック図である。
システムのブロック図である。
【図２】本発明の好ましい実施例による、図１の既存の
パターン制御部を修正した、参照メモリのアドレス指定
を示すブロック図である。
パターン制御部を修正した、参照メモリのアドレス指定
を示すブロック図である。
【図３】典型的な形状記述子のデータ構造を示すブロッ
ク図である。
ク図である。
【図４】本発明の好ましい実施例による、やはり図１の
既存のパターン制御部を修正した、参照メモリをパター
ン・バッファに連係するメモリ・アクセス方式を示す、
ブロック論理図である。
既存のパターン制御部を修正した、参照メモリをパター
ン・バッファに連係するメモリ・アクセス方式を示す、
ブロック論理図である。
【図５】パーソナライズされたＲＯＳアレイの一部分を
示す平面図である。
示す平面図である。
【図６】個々の形状に形状番号を付けた、図５のＲＯＳ
アレイをパターン付けするための、１つの可能な最大形
状構成を示す図である。
アレイをパターン付けするための、１つの可能な最大形
状構成を示す図である。
【図７】本発明の実施に使用される制御ワードのフォー
マットを示す図である。
マットを示す図である。
【図８】どの形状が使用されるかを示すラベルを付けた
制御ワードの、制御ビットのフォーマットを示す図であ
る。
制御ワードの、制御ビットのフォーマットを示す図であ
る。
【図９】第１の典型的な論理回路を示す回路図である。
【図１０】第２の典型的な論理回路を示す回路図であ
る。
る。
【図１１】図９および図１０の回路を製造するために使
用される最大パターン・セットを示す平面図である。
用される最大パターン・セットを示す平面図である。
【図１２】図１１に示すパターン・セットを使用して、
図９と図１０の回路を作成するための、制御ビットを示
す図である。
図９と図１０の回路を作成するための、制御ビットを示
す図である。
【図１３】常に一緒に使用される形状セットが同じ順序
番号で識別される、図１１に示した基本的パターン番号
付け方式の変形を示す、図１１と類似の平面図である。
番号で識別される、図１１に示した基本的パターン番号
付け方式の変形を示す、図１１と類似の平面図である。
【図１４】図１３に示すパターンを使用して図９と図１
０の回路を作成するための、制御ビットを示す図であ
る。
０の回路を作成するための、制御ビットを示す図であ
る。
７ ターゲット ８ ワーク・テーブル １０ 電子ビーム露光システム １１ 電子ビーム源 １２ 偏向アパチャ装置 １４ スポット成形打抜きアナログ電子装置 １５ パターン制御部 １６ 制御コンピュータ １９ 偏向システム ２１ ステージ位置測定システム ２２ 検出器 ２３ 登録検出回路 ２６ ｘステージ駆動機構 ３３ 形状偏向装置 ３５ ｙステージ駆動機構
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・エイ・シンプソン アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、ヒルトップ・ ドライブ 30番地
Claims (5)
- 【請求項１】複数のブロックに分割された複雑なコンピ
ュータ生成イメージを露光するためにビームを投射する
コンピュータ・イメージ生成システムであって、 前記複数のブロックごとに露光するために、所定のデー
タに従って前記ビームを偏向させる偏向手段と、 前記複数のブロックのうち任意の１つのブロック中で前
記イメージの一部分を生成するために、該一部分を構成
し得る最大組合せの複数の単純な形状を、該形状を指定
する形状番号とともに記憶する参照メモリ手段と、 前記ブロック中で前記イメージの部分を作成するため
に、前記複数の単純な形状の最大組合せのうちのどの形
状が生成されるかを示す前記形状番号に対応した順序を
有するビット列パターンを、記憶するバッファメモリ手
段と、 前記参照メモリ手段と前記バッファ・メモリ手段とから
引き出された、前記ブロックのそれぞれに関するデータ
を、前記ビット列パターンにしたがってブロック毎に前
記複雑なイメージを生成するために、前記偏向手段に供
給する手段とを含む、コンピュータ・イメージ生成シス
テム。 - 【請求項２】リソグラフィ露光システムの一部であり、
さらに前記ビームによって露光されるターゲットを支持
し位置決めするための手段を含む、請求項１に記載のコ
ンピュータ・イメージ生成システム。 - 【請求項３】リソグラフィ露光システムが電子ビーム露
光システムである、請求項２に記載のコンピュータ・イ
メージ生成システム。 - 【請求項４】複雑なイメージを複数のブロックに分割す
るステップと、 前記複数のブロックのうちの任意の１つのブロック中で
前記イメージの一部分を生成するために、該一部分を構
成し得る最大組合せの複数の単純な形状を決めるステッ
プと、 前記単純な形状の各々に形状番号を割り当てるステップ
と、 前記単純な形状を割り当てられた形状番号とともにコン
ピュータ・メモリ中に記憶するステップと、 ブロック中の前記複雑なイメージの部分を作成するため
に前記最大組合せの複数の単純な形状のうちのどの形状
が生成されるかを示す、ビット列パターン生成ステップ
と、 前記ビット列パターンをコンピュータ・メモリに記憶す
るステップとを含む、コンピュータによって複雑なイメ
ージを生成するために必要なデータを圧縮する方法。 - 【請求項５】複雑なイメージを複数のブロックに分割す
るステップと、 前記複数のブロックのうちの任意の１つのブロック中で
前記イメージの一部分を生成するために、該一部分を構
成し得る最大組合せの複数の単純な形状を決めるステッ
プと、 前記単純な形状の各々に形状番号を割り当てるステップ
と、 前記単純な形状を割り当てられた形状番号と共にコンピ
ュータ・メモリに記憶するステップと、 ブロック中の前記複雑なイメージの部分を作成するため
に前記最大組合せの複数の単純な形状のうちのどの形状
が生成されるかを示す、ビット列パターン生成ステップ
と、 各ブロック用の前記ビット列パターンをコンピュータ・
メモリに記憶するステップと、 前記コンピュータ・メモリにアクセスして、各ブロック
用のデータをステップごとに読み取るステップと、 各ブロック用のデータをコンピュータ・メモリから読み
取る際に、そのブロック用のビット列にアクセスして、
このビット列に従って単純な形状を生成し、ブロック中
の前記の複雑なイメージの部分を生成するステップとを
含む、コンピュータ・システムによって複雑なイメージ
を生成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77453591A | 1991-10-08 | 1991-10-08 | |
| US774535 | 1991-10-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226236A true JPH05226236A (ja) | 1993-09-03 |
| JP2501726B2 JP2501726B2 (ja) | 1996-05-29 |
Family
ID=25101542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214201A Expired - Fee Related JP2501726B2 (ja) | 1991-10-08 | 1992-08-11 | コンピュ―タ・イメ―ジ生成装置及びデ―タ減縮方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5428552A (ja) |
| EP (1) | EP0538927A3 (ja) |
| JP (1) | JP2501726B2 (ja) |
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- 1992-08-11 JP JP4214201A patent/JP2501726B2/ja not_active Expired - Fee Related
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| JP2501726B2 (ja) | 1996-05-29 |
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