JPH05226500A - 実装回路基板 - Google Patents
実装回路基板Info
- Publication number
- JPH05226500A JPH05226500A JP3303672A JP30367291A JPH05226500A JP H05226500 A JPH05226500 A JP H05226500A JP 3303672 A JP3303672 A JP 3303672A JP 30367291 A JP30367291 A JP 30367291A JP H05226500 A JPH05226500 A JP H05226500A
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- JP
- Japan
- Prior art keywords
- layer
- signal line
- power supply
- ground electrode
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】実装回路基板の信号配線間のクロストークを低
減する。 【構成】一層目の配線層に第１の信号線３ａおよび第１
のグランド電極４ａを形成し、二層目の配線層に第２の
信号線３ｂおよび第２のグランド電極４ｂを形成する。
第１のグランド電極４ａと第２のグランド電極４ｂとの
間に重なる領域６またはビア層５が形成されている。 【効果】信号配線間のクロストークを大幅に（４桁以
上）低減することができた。
減する。 【構成】一層目の配線層に第１の信号線３ａおよび第１
のグランド電極４ａを形成し、二層目の配線層に第２の
信号線３ｂおよび第２のグランド電極４ｂを形成する。
第１のグランド電極４ａと第２のグランド電極４ｂとの
間に重なる領域６またはビア層５が形成されている。 【効果】信号配線間のクロストークを大幅に（４桁以
上）低減することができた。
Description
【０００１】
【産業上の利用分野】本発明は実装回路基板に関し、特
に配線間のクロストークを大幅に低減した実装回路基板
に関するものである。
に配線間のクロストークを大幅に低減した実装回路基板
に関するものである。
【０００２】
【従来の技術】電子機器の大型化、高速化にともない、
実装回路基板にも高性能化が要請されている。複数個の
ＬＳＩチップを基板上に実装したマルチチップモジュー
ルが広く用いられている。
実装回路基板にも高性能化が要請されている。複数個の
ＬＳＩチップを基板上に実装したマルチチップモジュー
ルが広く用いられている。
【０００３】Ｃ．Ｔ．ＢａｒｌｅｔｔらがＩＥＥＥ Ｐ
ｒｏｃｅｅｄｉｎｇｓ ｏｆ ３７ｔｈ Ｅｌｅｃｔｒ
ｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ，１９８７，ｐｐ．５１８〜５２５“Ｍｕｌｔｉ−Ｃ
ｈｉｐ ＰａｃｋａｇｉｎｇＤｅｓｉｇｎ ｆｏｒ Ｖ
ＬＳＩ−Ｂａｓｅｄ Ｓｙｓｔｅｍ”で報告している内
容について、図２（ａ）および（ｂ）を参照して説明す
る。
ｒｏｃｅｅｄｉｎｇｓ ｏｆ ３７ｔｈ Ｅｌｅｃｔｒ
ｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ，１９８７，ｐｐ．５１８〜５２５“Ｍｕｌｔｉ−Ｃ
ｈｉｐ ＰａｃｋａｇｉｎｇＤｅｓｉｇｎ ｆｏｒ Ｖ
ＬＳＩ−Ｂａｓｅｄ Ｓｙｓｔｅｍ”で報告している内
容について、図２（ａ）および（ｂ）を参照して説明す
る。
【０００４】図２（ａ）ではシリコン基板１上に絶縁膜
となる第１のポリイミド層２ａを形成したのち、グラン
ド電極４を形成し、その上に第２のポリイミド層２ｂを
形成し、つぎに一層目の信号配線層を形成する。一層目
の信号配線層には第１の信号線３ａおよび第２の信号線
３ｂが形成されている。その上に第３のポリイミド層２
ｃを形成し、二層目の信号配線層となる第３の信号線３
ｃを形成し、最後にカバーポリイミド層２ｄが形成され
ている。
となる第１のポリイミド層２ａを形成したのち、グラン
ド電極４を形成し、その上に第２のポリイミド層２ｂを
形成し、つぎに一層目の信号配線層を形成する。一層目
の信号配線層には第１の信号線３ａおよび第２の信号線
３ｂが形成されている。その上に第３のポリイミド層２
ｃを形成し、二層目の信号配線層となる第３の信号線３
ｃを形成し、最後にカバーポリイミド層２ｄが形成され
ている。
【０００５】第１の信号線３ａおよび第２の信号線３ｂ
はグランド電極４との間でマイクロストリップ線路を構
成しており、それぞれの信号線の特性インピーダンスは
５０±５Ωになっている。
はグランド電極４との間でマイクロストリップ線路を構
成しており、それぞれの信号線の特性インピーダンスは
５０±５Ωになっている。
【０００６】図２（ａ）の実装回路基板で問題となって
いた、配線間のクロストークを低減したものを図２
（ｂ）を参照して説明する。隣接する信号線間にグラン
ド電極を形成して電磁場を遮蔽している。
いた、配線間のクロストークを低減したものを図２
（ｂ）を参照して説明する。隣接する信号線間にグラン
ド電極を形成して電磁場を遮蔽している。
【０００７】シリコン基板１上に絶縁膜となる第１のポ
リイミド層２ａを形成したのち、第１のグランド電極４
ａを形成する。その上に第２のポリイミド層２ｂを形成
し、つぎに一層目の信号配線層を形成する。一層目の信
号配線層には第１の信号線３ａ、第２のグランド電極４
ｂ、第２の信号線３ｂが形成されている。その上に第３
のポリイミド層２ｃを形成し、二層目の信号配線層とな
る第３の信号線３ｃを形成し、最後にカバーポリイミド
層２ｄが形成されている。
リイミド層２ａを形成したのち、第１のグランド電極４
ａを形成する。その上に第２のポリイミド層２ｂを形成
し、つぎに一層目の信号配線層を形成する。一層目の信
号配線層には第１の信号線３ａ、第２のグランド電極４
ｂ、第２の信号線３ｂが形成されている。その上に第３
のポリイミド層２ｃを形成し、二層目の信号配線層とな
る第３の信号線３ｃを形成し、最後にカバーポリイミド
層２ｄが形成されている。
【０００８】第１の信号線３ａおよび第２の信号線３ｂ
は第１のグランド電極４ａとの間でマイクロストリップ
線路を構成しており、それぞれの信号線の特性インピー
ダンスは５０±５Ωになっている。
は第１のグランド電極４ａとの間でマイクロストリップ
線路を構成しており、それぞれの信号線の特性インピー
ダンスは５０±５Ωになっている。
【０００９】
【発明が解決しようとする課題】図２（ａ）の実装回路
基板では、第１の信号線３ａと第２の信号線３ｂとの間
で電磁場が回り込んでクロストークが生じるのが問題で
ある。
基板では、第１の信号線３ａと第２の信号線３ｂとの間
で電磁場が回り込んでクロストークが生じるのが問題で
ある。
【００１０】図２（ｂ）の実装回路基板では、第２のグ
ランド電極４ｂで遮蔽されてはいるが不充分である。第
１の信号線３ａと第２の信号線３ｂとの間で電磁場が回
り込み、図２（ａ）の半分程度のクロストークが生じて
いる。
ランド電極４ｂで遮蔽されてはいるが不充分である。第
１の信号線３ａと第２の信号線３ｂとの間で電磁場が回
り込み、図２（ａ）の半分程度のクロストークが生じて
いる。
【００１１】配線の微細化にともない、配線間隔も狭く
なっている。高速化によりパルスの立ち上り時間が短く
なり、高周波成分の信号が大きくなっている。
なっている。高速化によりパルスの立ち上り時間が短く
なり、高周波成分の信号が大きくなっている。
【００１２】さらに配線の微細化にともなう配線抵抗の
増大を補うために、配線の膜厚を厚くする必要がある。
増大を補うために、配線の膜厚を厚くする必要がある。
【００１３】いずれにしても配線間のクロストークの増
大につながり、配線間のクロストークの大幅な低減が重
要な課題となっている。
大につながり、配線間のクロストークの大幅な低減が重
要な課題となっている。
【００１４】
【課題を解決するための手段】本発明の実装回路基板
は、絶縁層を隔てて、第１の電源層および第１の信号層
からなる第１の配線層と、第２の電源層および第２の信
号層からなる第２の配線層とが形成され、前記絶縁層の
端部近傍を除く前記第１の電源層の端部と前記第２の電
源層と端部とが前記絶縁層を隔ててオーバーラップして
いるものである。
は、絶縁層を隔てて、第１の電源層および第１の信号層
からなる第１の配線層と、第２の電源層および第２の信
号層からなる第２の配線層とが形成され、前記絶縁層の
端部近傍を除く前記第１の電源層の端部と前記第２の電
源層と端部とが前記絶縁層を隔ててオーバーラップして
いるものである。
【００１５】
【実施例】本発明の第１の実施例について、図１（ａ）
を参照して説明する。
を参照して説明する。
【００１６】シリコン基板１上に第１のポリイミド層２
ａを形成したのち、一層目の配線層を形成する。一層目
の配線層は第１の信号線３ａおよび第１のグランド電極
４ａから成り立っている。つぎに第２のポリイミド層２
ｂを形成し、二層目の配線層を形成する。二層目の配線
層は第２の信号線３ｂおよび第２のグランド電極４ｂか
ら成り立っている。その上に第３のポリイミド層２ｃを
形成し、第３の信号線３ｃを形成している。さらにその
上にカバーポリイミド層２ｄを形成している。
ａを形成したのち、一層目の配線層を形成する。一層目
の配線層は第１の信号線３ａおよび第１のグランド電極
４ａから成り立っている。つぎに第２のポリイミド層２
ｂを形成し、二層目の配線層を形成する。二層目の配線
層は第２の信号線３ｂおよび第２のグランド電極４ｂか
ら成り立っている。その上に第３のポリイミド層２ｃを
形成し、第３の信号線３ｃを形成している。さらにその
上にカバーポリイミド層２ｄを形成している。
【００１７】第１の信号線３ａは第２のグランド電極４
ｂとの間で、第２の信号線３ｂは第１のグランド電極４
ａとの間でマイクロストリップ線路を構成しており、そ
れぞれの信号線の特性インピーダンスは５０±５Ωにな
っている。
ｂとの間で、第２の信号線３ｂは第１のグランド電極４
ａとの間でマイクロストリップ線路を構成しており、そ
れぞれの信号線の特性インピーダンスは５０±５Ωにな
っている。
【００１８】本実施例では第１の信号線３ａと第２の信
号線３ｂとの間の電磁場は、第１のグランド電極４ａお
よび第２のグランド電極４ｂにより遮蔽されており、ク
ロストークが大幅に低減できるという大きな利点があ
る。
号線３ｂとの間の電磁場は、第１のグランド電極４ａお
よび第２のグランド電極４ｂにより遮蔽されており、ク
ロストークが大幅に低減できるという大きな利点があ
る。
【００１９】立ち上り時間１ｎｓのパルスと充分に長い
２０ｃｍの配線を用いて、シミュレーションと測定を行
なった結果を表１に示す。
２０ｃｍの配線を用いて、シミュレーションと測定を行
なった結果を表１に示す。
【００２０】
【表１】
【００２１】この結果から本実施例により、従来技術に
比べてクロストークを５桁も低減できるということが分
った。これは第１のグランド電極４ａと第２のグランド
電極４ｂとの重なる領域６で、電磁波の顕著な遮蔽効果
が生じるためである。
比べてクロストークを５桁も低減できるということが分
った。これは第１のグランド電極４ａと第２のグランド
電極４ｂとの重なる領域６で、電磁波の顕著な遮蔽効果
が生じるためである。
【００２２】つぎに本発明の第２の実施例について、図
１（ｂ）を参照して説明する。
１（ｂ）を参照して説明する。
【００２３】本発明の第１の実施例について、図１
（ｂ）を参照して説明する。
（ｂ）を参照して説明する。
【００２４】シリコン基板１上に第１のポリイミド層２
ａを形成したのち、一層目の配線層を形成する。一層目
の配線層は第１の信号線３ａおよび第１のグランド電極
４ａから成り立っている。つぎに第２のポリイミド層２
ｂを形成する。この第２のポリイミド層２ｂにビア層５
を形成し、つぎに二層目の配線層を形成する。二層目の
配線層は第２の信号線３ｂおよび第２のグランド電極４
ｂから成り立っている。その上に第３のポリイミド層２
ｃを形成し、第３の信号線３ｃを形成している。さらに
その上にカバーポリイミド層２ｄを形成している。
ａを形成したのち、一層目の配線層を形成する。一層目
の配線層は第１の信号線３ａおよび第１のグランド電極
４ａから成り立っている。つぎに第２のポリイミド層２
ｂを形成する。この第２のポリイミド層２ｂにビア層５
を形成し、つぎに二層目の配線層を形成する。二層目の
配線層は第２の信号線３ｂおよび第２のグランド電極４
ｂから成り立っている。その上に第３のポリイミド層２
ｃを形成し、第３の信号線３ｃを形成している。さらに
その上にカバーポリイミド層２ｄを形成している。
【００２５】第１の信号線３ａは第２のグランド電極４
ｂとの間で、第２の信号線３ｂは第１のグランド電極４
ａとの間でマイクロストリップ線路を構成しており、そ
れぞれの信号線の特性インピーダンスは５０±５Ωにな
っている。
ｂとの間で、第２の信号線３ｂは第１のグランド電極４
ａとの間でマイクロストリップ線路を構成しており、そ
れぞれの信号線の特性インピーダンスは５０±５Ωにな
っている。
【００２６】本実施例では第１の信号線３ａと第２の信
号線３ｂとの間の電磁場は、第１のグランド電極４ａ、
第２のグランド電極４ｂおよびビア層５により完全に遮
蔽されている。
号線３ｂとの間の電磁場は、第１のグランド電極４ａ、
第２のグランド電極４ｂおよびビア層５により完全に遮
蔽されている。
【００２７】シミュレーションおよび実測により、本実
施例では第１の実施例よりもさらにクロストークが低減
され、ほとんど０になることがわかった。クロストーク
を全くなくすことにより、高速信号を動作させることが
可能になった。
施例では第１の実施例よりもさらにクロストークが低減
され、ほとんど０になることがわかった。クロストーク
を全くなくすことにより、高速信号を動作させることが
可能になった。
【００２８】
【発明の効果】配線層を増やすことなく、配線の特性イ
ンピーダンスおよび配線抵抗を変化させることなく、ク
ロストークの問題を解消することができた。
ンピーダンスおよび配線抵抗を変化させることなく、ク
ロストークの問題を解消することができた。
【図１】（ａ）は本発明の第１の実施例を示す断面図で
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
ある。（ｂ）は本発明の第２の実施例を示す断面図であ
る。
【図２】従来の実装回路基板を示す断面図である。
１ シリコン基板 ２ａ 第１のポリイミド層 ２ｂ 第２のポリイミド層 ２ｃ 第３のポリイミド層 ２ｄ カバーポリイミド層 ３ａ 第１の信号線 ３ｂ 第２の信号線 ３ｃ 第３の信号線 ４ グランド電極 ４ａ 第１のグランド電極 ４ｂ 第２のグランド電極 ５ ビア層 ６ グランド電極が重なる領域
Claims (4)
- 【請求項１】 絶縁層を隔てて、第１の電源層および第
１の信号層からなる第１の配線層と、第２の電源層およ
び第２の信号層からなる第２の配線層とが形成され、前
記絶縁層の端部近傍を除く前記第１の電源層の端部と前
記第２の電源層と端部とが前記絶縁層を隔ててオーバー
ラップしている実装回路基板。 - 【請求項２】 第１の電源層と第２の電源層とがビア層
を介して互いの接続されている請求項１記載の実装回路
基板。 - 【請求項３】 第１の電源層および第２の電源層の電位
がグランドである請求項１記載の実装回路基板。 - 【請求項４】 複数のベアチップを搭載してマルチチッ
プモジュールを構成する請求項１記載の実装回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303672A JPH05226500A (ja) | 1991-11-20 | 1991-11-20 | 実装回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303672A JPH05226500A (ja) | 1991-11-20 | 1991-11-20 | 実装回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226500A true JPH05226500A (ja) | 1993-09-03 |
Family
ID=17923843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303672A Pending JPH05226500A (ja) | 1991-11-20 | 1991-11-20 | 実装回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226500A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688698A (en) * | 1994-03-31 | 1997-11-18 | Iowa State University Research Foundation | Method of fabricating a device having a wafer with integrated processing circuits thereon |
| JPH1140906A (ja) * | 1997-07-23 | 1999-02-12 | Olympus Optical Co Ltd | 電気回路基板 |
| WO2010100845A1 (ja) * | 2009-03-03 | 2010-09-10 | パナソニック株式会社 | 半導体チップ及び半導体装置 |
| WO2015186720A1 (ja) * | 2014-06-05 | 2015-12-10 | 株式会社村田製作所 | 伝送線路部材 |
| US20190088388A1 (en) * | 2016-05-17 | 2019-03-21 | Murata Manufacturing Co., Ltd. | Transmission line substrate and electronic device |
-
1991
- 1991-11-20 JP JP3303672A patent/JPH05226500A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688698A (en) * | 1994-03-31 | 1997-11-18 | Iowa State University Research Foundation | Method of fabricating a device having a wafer with integrated processing circuits thereon |
| JPH1140906A (ja) * | 1997-07-23 | 1999-02-12 | Olympus Optical Co Ltd | 電気回路基板 |
| WO2010100845A1 (ja) * | 2009-03-03 | 2010-09-10 | パナソニック株式会社 | 半導体チップ及び半導体装置 |
| US8492895B2 (en) | 2009-03-03 | 2013-07-23 | Panasonic Corporation | Semiconductor device with grounding conductor film formed on upper surface of dielectric film formed above integrated circuit |
| WO2015186720A1 (ja) * | 2014-06-05 | 2015-12-10 | 株式会社村田製作所 | 伝送線路部材 |
| JPWO2015186720A1 (ja) * | 2014-06-05 | 2017-04-20 | 株式会社村田製作所 | 伝送線路部材 |
| US10050326B2 (en) | 2014-06-05 | 2018-08-14 | Murata Manufacturing Co., Ltd. | Transmission line |
| US20190088388A1 (en) * | 2016-05-17 | 2019-03-21 | Murata Manufacturing Co., Ltd. | Transmission line substrate and electronic device |
| US11037701B2 (en) * | 2016-05-17 | 2021-06-15 | Murata Manufacturing Co., Ltd. | Transmission line substrate and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990713 |