JPS5843553A - マルチチツプｌｓｉパツケ−ジ - Google Patents
マルチチツプｌｓｉパツケ−ジInfo
- Publication number
- JPS5843553A JPS5843553A JP56141934A JP14193481A JPS5843553A JP S5843553 A JPS5843553 A JP S5843553A JP 56141934 A JP56141934 A JP 56141934A JP 14193481 A JP14193481 A JP 14193481A JP S5843553 A JPS5843553 A JP S5843553A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wiring layer
- multilayer
- hole
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/401—Resistive arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
- H10W70/654—Top-view layouts
- H10W70/655—Fan-out layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、本発明は高密度Ｌ ８ Ｉ （Ｌａｒｇｅ Ｓｃａｌ
ｅＩｎｔｅｇｒａｔｉｏｎ ）パッケージに関する。
ｅＩｎｔｅｇｒａｔｉｏｎ ）パッケージに関する。
。、近年、コンビ二一タの高性能化、小形化の要求がま
すます高マ）、このためハードウェアの主たる部分を占
めるＬ８Ｉチップおよびこれらを搭載するＬ８Ｉパッケ
ージに・ついて−高速度、高密度の条件を満す構造を必
要とするようｋなって自た。
すます高マ）、このためハードウェアの主たる部分を占
めるＬ８Ｉチップおよびこれらを搭載するＬ８Ｉパッケ
ージに・ついて−高速度、高密度の条件を満す構造を必
要とするようｋなって自た。
一方、Ｌ８Ｉチップについてはチップ自身の高速化をは
かるとともに、チップ間を亀高速に信号を伝送する必要
性から高速、ｉつ高負荷駆動能力をもクエ宅ツタ７オー
ア形出力回路を有する鬼のが使用されている。
かるとともに、チップ間を亀高速に信号を伝送する必要
性から高速、ｉつ高負荷駆動能力をもクエ宅ツタ７オー
ア形出力回路を有する鬼のが使用されている。
従来技術の例では−ＩＯチップ自身の速度本現在のもの
に比べれば比較的低速であり、従ってＬ８Ｉバック−２
内の信号配線による信号伝搬回路は集中定数回路とみな
すことができたため信号波形の終端方法は、厳密性を要
求されず、例えばＩＣチップ内に形成された抵抗値精１
１０夷〈な一半導体抵抗を使用するヒと４可能であった
。 ・ ところが前述のように鍛近になって超高速のＬ８Ｉチッ
プが開発され工電ツタフオ四ア形出力回路でさらに信号
波形も極めて高速なパルスが扱われゐように１つてくる
と、もはやｆ、８Ｉパッケージ内め信号配線も分布定数
回路として扱わなければならなく１にり、従って信号波
形に対する正確な終端が必要となるとともに信号配線の
遅延を少表くするために信号配線長も最短に従ってＬ８
Ｉチップをできるだ叶近接して実装する工夫がなされな
ければならない。
に比べれば比較的低速であり、従ってＬ８Ｉバック−２
内の信号配線による信号伝搬回路は集中定数回路とみな
すことができたため信号波形の終端方法は、厳密性を要
求されず、例えばＩＣチップ内に形成された抵抗値精１
１０夷〈な一半導体抵抗を使用するヒと４可能であった
。 ・ ところが前述のように鍛近になって超高速のＬ８Ｉチッ
プが開発され工電ツタフオ四ア形出力回路でさらに信号
波形も極めて高速なパルスが扱われゐように１つてくる
と、もはやｆ、８Ｉパッケージ内め信号配線も分布定数
回路として扱わなければならなく１にり、従って信号波
形に対する正確な終端が必要となるとともに信号配線の
遅延を少表くするために信号配線長も最短に従ってＬ８
Ｉチップをできるだ叶近接して実装する工夫がなされな
ければならない。
このため、Ｌ８Ｉパッケージとしては前記Ｌ８Ｉチップ
を高密度に搭載して高密度配線を収容するとともＫＬβ
Ｉチップから発生する熱を効率よく放散させることが要
求され、さらに高速度の条件を満たす丸、めに前記信号
配線の正確な終端のための高精度の終端抵抗を収容す”
ることか要求されている。
を高密度に搭載して高密度配線を収容するとともＫＬβ
Ｉチップから発生する熱を効率よく放散させることが要
求され、さらに高速度の条件を満たす丸、めに前記信号
配線の正確な終端のための高精度の終端抵抗を収容す”
ることか要求されている。
本発明の目的はセラ電ツク基板上に実装するＩＯチップ
間の信号伝書の高速化が実現でき、″″＊に″０ｆ９１
：遭！１ｊｆＫｌｌＩｉｉＷｍ＆−ｒルチチツプＬ８Ｉ
バッ ジを提供するととｋある。
間の信号伝書の高速化が実現でき、″″＊に″０ｆ９１
：遭！１ｊｆＫｌｌＩｉｉＷｍ＆−ｒルチチツプＬ８Ｉ
バッ ジを提供するととｋある。
前記目的を達成するために本発明によるマルチチップＬ
８Ｉパッケージは基板表面に終端抵抗体およびスルーホ
ールパッドを有し、基板裏面に入出力端子を有し、内層
に多層電源配線層お、よびつ層を貫通して前記スルーホ
ールパッドと入出力端子間を接続するスルーホールを有
する積層形多層セラミック基板と、前記セラミツ″り基
板表面の終端抵抗体およびスルーホールバブキャリアと
で構成しである。
８Ｉパッケージは基板表面に終端抵抗体およびスルーホ
ールパッドを有し、基板裏面に入出力端子を有し、内層
に多層電源配線層お、よびつ層を貫通して前記スルーホ
ールパッドと入出力端子間を接続するスルーホールを有
する積層形多層セラミック基板と、前記セラミツ″り基
板表面の終端抵抗体およびスルーホールバブキャリアと
で構成しである。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明の実施例でｉルチチツプＬ８Ｉパッケー
ジの断面を示す図である。
ジの断面を示す図である。
第１図においてｌはＬ８Ｉチップ、２はチップキャリア
、３はヒートシンク、４はチップ命ヤ、・、： リア接続パッド、：、：Ｐ竺多層配線層、・は多層配線
、７はスルーホールハツト、８は終端抵抗、９は多層セ
ラミツク基板、１０は多層電源配線、１１は入出力端子
、戎はスルーホールである。
、３はヒートシンク、４はチップ命ヤ、・、： リア接続パッド、：、：Ｐ竺多層配線層、・は多層配線
、７はスルーホールハツト、８は終端抵抗、９は多層セ
ラミツク基板、１０は多層電源配線、１１は入出力端子
、戎はスルーホールである。
第２図は本発明によるマルチチップＬ８Ｉパッケージの
平面図、第３図は第２図よ）多層配線層Ｓを取り除いて
示した平面図である６、第１図において、多層セラミツ
ク基板９はその内部に多層の電源配線１０とスルーホー
ル１２を含んでいる。このようなセラζツク基板は周知
のグリーンシー゛ト積層法による積層形多層セラミック
基板として現在の技術で容易に実現できるものである。
平面図、第３図は第２図よ）多層配線層Ｓを取り除いて
示した平面図である６、第１図において、多層セラミツ
ク基板９はその内部に多層の電源配線１０とスルーホー
ル１２を含んでいる。このようなセラζツク基板は周知
のグリーンシー゛ト積層法による積層形多層セラミック
基板として現在の技術で容易に実現できるものである。
基板９０表面には第３図で示すようにスルーホール１ｚ
と接続されたスルーホールパッド７と終端抵抗魯が形成
されている。
と接続されたスルーホールパッド７と終端抵抗魯が形成
されている。
終端抵抗Ｓは例えば中性雰囲気中で焼成できる周知の厚
膜抵抗ペーストを用いて基板９０表面に印刷焼成によっ
て形成されえものである。
膜抵抗ペーストを用いて基板９０表面に印刷焼成によっ
て形成されえものである。
またスルーホールパッド７は基１［９を製造するときに
用いられる金属材料ペースト（タング堺テン中モリブデ
ン）を印刷焼成し、その上に化学的な保護および低接触
抵抗をうるために金メッキが施されえもので娶る。
用いられる金属材料ペースト（タング堺テン中モリブデ
ン）を印刷焼成し、その上に化学的な保護および低接触
抵抗をうるために金メッキが施されえもので娶る。
また基板参の裏面には入出力端子１１が横端されている
。端子１１は本実施例ではビンを銀ろう材などによりス
ルーホール１２に導通するようＫろう付けしたものであ
る。
。端子１１は本実施例ではビンを銀ろう材などによりス
ルーホール１２に導通するようＫろう付けしたものであ
る。
多層配線層５は前記多層セラζツク基板、嘗の表面にお
いて終端抵抗８およびスルーホールパッド７を覆うよう
に形成したものであり、内部には多層配線６が収容され
ている。
いて終端抵抗８およびスルーホールパッド７を覆うよう
に形成したものであり、内部には多層配線６が収容され
ている。
多層配線６は各々のＬ８Ｉチップ１の信号端子間、各々
のＬＳＩチップ１の端子と入出力端子１１との間、各々
のＬＳＩチップ１の信号端子と終端抵抗８との間を導通
して接続する丸めの′ものであり、多層配線層の内部を
縦、横上下に走る配線パターンである。
のＬＳＩチップ１の端子と入出力端子１１との間、各々
のＬＳＩチップ１の信号端子と終端抵抗８との間を導通
して接続する丸めの′ものであり、多層配線層の内部を
縦、横上下に走る配線パターンである。
多層配線層５を形成す□るためには、例えばポリイミド
のよ・うな有機絶縁膜の上にスパッタによ）下地金属を
付着させ、仁の金属膜上にフォトレジストをコーティン
グし配線−（ターンを露光現俸してエツチングにより不
要金属膜を取９除き、しかる後配線パターンに良導体例
えば銅などをメッキする手順をく）返せばよい。
のよ・うな有機絶縁膜の上にスパッタによ）下地金属を
付着させ、仁の金属膜上にフォトレジストをコーティン
グし配線−（ターンを露光現俸してエツチングにより不
要金属膜を取９除き、しかる後配線パターンに良導体例
えば銅などをメッキする手順をく）返せばよい。
チップキャリア２は多層配線層５０表面に股けられたチ
ップキャリア接続パッド４に接続される。チップキャリ
ア２の端子およびチップキャリア接続パッド４は第２図
で示すような構造になっている。
ップキャリア接続パッド４に接続される。チップキャリ
ア２の端子およびチップキャリア接続パッド４は第２図
で示すような構造になっている。
Ｌ８Ｉチップ１の端子は、チップキャリア２の内部にお
いてボンディング接続されチップキャリア２０４辺の端
子部に導通しており、、チップキャリア２を接続パッド
４Ｋ例えばｊＢＢＮ接−するととにより多層配線層Ｓの
内部の多！配！′６との導通接続が可能である。
いてボンディング接続されチップキャリア２０４辺の端
子部に導通しており、、チップキャリア２を接続パッド
４Ｋ例えばｊＢＢＮ接−するととにより多層配線層Ｓの
内部の多！配！′６との導通接続が可能である。
またチ、ツブキャリア２においてＬ８Ｉチップ１の搭載
面と対向する面にヒートシレク３が接 、続されＬ８Ｉ
チップｌの発生する熱ｉ効率よ七゛ □、
゛ 放熱することができる。
面と対向する面にヒートシレク３が接 、続されＬ８Ｉ
チップｌの発生する熱ｉ効率よ七゛ □、
゛ 放熱することができる。
本発明による一ルチチップＬ８Ｉパンケーレ゛は以上の
ような構成であるので次のようなすぐゎえ。□オ、。パ
：１１□１１□・、、（１）多層セラミック基Ｉ［９の
内層に設けた多層配線層を電源導体配線としているので
電源配線）低インピーダンス化が可能とｉｋＤ電源雑音
の減少により高速化が可能である。
ような構成であるので次のようなすぐゎえ。□オ、。パ
：１１□１１□・、、（１）多層セラミック基Ｉ［９の
内層に設けた多層配線層を電源導体配線としているので
電源配線）低インピーダンス化が可能とｉｋＤ電源雑音
の減少により高速化が可能である。
（２）同時に多層配線層５の内部に大きな面積を占める
電源配線が不要となるので高密度の信号多層配線が可能
となる。
電源配線が不要となるので高密度の信号多層配線が可能
となる。
（３） 多層配線層Ｓを終端抵抗８を覆うように形成
するため終端抵抗＄をセラミック基板・の宍面市面に多
層配線−が必要とするに十分な°個数１、高密度に配置
することができ、同時に信号−〇完全終端ができるので
高速度化も実現できる。４ （４）多層配線６から入出力端子１１への接続はスルー
ホー・ルバツド７およびスルーホールｔｚヲ□介して最
短距離で行なっているためＩＯチツ□、ニア１の端子か
ら入出力端子ｌｉｔでの配線長が短くでき高速度化が可
能となる。
するため終端抵抗＄をセラミック基板・の宍面市面に多
層配線−が必要とするに十分な°個数１、高密度に配置
することができ、同時に信号−〇完全終端ができるので
高速度化も実現できる。４ （４）多層配線６から入出力端子１１への接続はスルー
ホー・ルバツド７およびスルーホールｔｚヲ□介して最
短距離で行なっているためＩＯチツ□、ニア１の端子か
ら入出力端子ｌｉｔでの配線長が短くでき高速度化が可
能となる。
（５）ＬＳＩチップ−１′はチップキャリア２を介し、
□ｔｌン：１＝・１、アップやヤ、ア２え、−。
□ｔｌン：１＝・１、アップやヤ、ア２え、−。
シンク３を＊Ｊ）つければより効率的な放熱が可能とな
）従って発熱の制＠に係るＬＳＩチップの搭載個数を増
大させることができ、ＬＳＩチップの高密度実装が可能
と表る。
）従って発熱の制＠に係るＬＳＩチップの搭載個数を増
大させることができ、ＬＳＩチップの高密度実装が可能
と表る。
本発明は以上詳しく説明したように終端抵抗８および入
出力端子１１に＊続されたスルーホールパッド７を有す
る多層セラミック基板９とその表面に構築された多層配
線層５およびチップキャリア２とから構成することによ
り高密度、高速＆なマルチチップＬ８Ｉパッケージを実
現できる。
出力端子１１に＊続されたスルーホールパッド７を有す
る多層セラミック基板９とその表面に構築された多層配
線層５およびチップキャリア２とから構成することによ
り高密度、高速＆なマルチチップＬ８Ｉパッケージを実
現できる。
第１図乃至第３図は本発明の実施例を示す図である。
１・・、Ｌ ８ Ｉチップ ２・・・チップキャリ
アト４層配置１１層？・・・スルーホールパッドノド・
・終端抵抗 ９・・・多層セラミック基板１１・・
・入出力端子 ｉｚ−・・スルーホール特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 ″４ｐ７図 、（ 才２図 ９
アト４層配置１１層？・・・スルーホールパッドノド・
・終端抵抗 ９・・・多層セラミック基板１１・・
・入出力端子 ｉｚ−・・スルーホール特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 ″４ｐ７図 、（ 才２図 ９
Claims (1)
- 基板表面に終端抵抗体シよびスルーホールパッドを有し
、基板裏１ｉｆＫ入出力端子を有し、内層に・多層電源
配線層および内層を貫通して前記スルーホールノ（ラド
と入出力端子間を接続するスルーホールを有する積層形
多層セラミック基板と、前記上う電ツク基板表面の終端
抵抗体シよびスルーホールパラ・ドを覆うように形成さ
れた多層配線層と、前記多層配線層上に配設された複数
個のＩＯチップ中キャリアで構成したことを特徴とする
宜ルチチップＬＳＩパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141934A JPS5843553A (ja) | 1981-09-08 | 1981-09-08 | マルチチツプｌｓｉパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141934A JPS5843553A (ja) | 1981-09-08 | 1981-09-08 | マルチチツプｌｓｉパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843553A true JPS5843553A (ja) | 1983-03-14 |
| JPS6135703B2 JPS6135703B2 (ja) | 1986-08-14 |
Family
ID=15303540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141934A Granted JPS5843553A (ja) | 1981-09-08 | 1981-09-08 | マルチチツプｌｓｉパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843553A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119164A (ja) * | 1989-09-20 | 1990-05-07 | Hitachi Ltd | 半導体モジユール |
| US5045922A (en) * | 1989-09-20 | 1991-09-03 | Hitachi, Ltd. | Installation structure of integrated circuit devices |
| JP2002111222A (ja) * | 2000-10-02 | 2002-04-12 | Matsushita Electric Ind Co Ltd | 多層基板 |
| JP2007165932A (ja) * | 2007-02-22 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 多層基板 |
-
1981
- 1981-09-08 JP JP56141934A patent/JPS5843553A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119164A (ja) * | 1989-09-20 | 1990-05-07 | Hitachi Ltd | 半導体モジユール |
| US5045922A (en) * | 1989-09-20 | 1991-09-03 | Hitachi, Ltd. | Installation structure of integrated circuit devices |
| JP2002111222A (ja) * | 2000-10-02 | 2002-04-12 | Matsushita Electric Ind Co Ltd | 多層基板 |
| JP2007165932A (ja) * | 2007-02-22 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 多層基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135703B2 (ja) | 1986-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2960276B2 (ja) | 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法 | |
| JP2966972B2 (ja) | 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器 | |
| CA1229155A (en) | High density lsi package for logic circuits | |
| US6218731B1 (en) | Tiny ball grid array package | |
| US6888240B2 (en) | High performance, low cost microelectronic circuit package with interposer | |
| US4941033A (en) | Semiconductor integrated circuit device | |
| JPH01132151A (ja) | 集積回路を相互接続するためのモジユ−ル | |
| JPS6249989B2 (ja) | ||
| US4242720A (en) | Integrated circuit mounting board having internal termination resistors | |
| JPH06104350A (ja) | 多層配線基板 | |
| JPS5843553A (ja) | マルチチツプｌｓｉパツケ−ジ | |
| US6509642B1 (en) | Integrated circuit package | |
| JPH04290258A (ja) | マルチチップモジュール | |
| JPH10214928A (ja) | プリント配線板 | |
| JPH07130900A (ja) | 半導体装置 | |
| JPH11508409A (ja) | 向上したパッド設計による電子パッケージ | |
| JPH03259543A (ja) | 半導体チップの実装構造 | |
| JPS5853854A (ja) | 高密度ｌｓｉパツケ−ジ | |
| JP3177934B2 (ja) | マルチチップ半導体装置 | |
| JPH025028B2 (ja) | ||
| JPS6159534B2 (ja) | ||
| JP2677087B2 (ja) | 半導体集積回路 | |
| JPS5824957B2 (ja) | ハンドウタイシユセキカイロヨウタソウハイセンキバン | |
| JP3032124U (ja) | 中介層を有する高密度ボンディング・パッド配列集積回路パッケージ | |
| TW200539415A (en) | Chip package structure and circuit substrate thereof |