JPH05227019A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH05227019A JPH05227019A JP4027037A JP2703792A JPH05227019A JP H05227019 A JPH05227019 A JP H05227019A JP 4027037 A JP4027037 A JP 4027037A JP 2703792 A JP2703792 A JP 2703792A JP H05227019 A JPH05227019 A JP H05227019A
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- Japan
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- signal
- frequency
- oscillator
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- Pending
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- 239000000284 extract Substances 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ループゲインを容易に補正できるようにす
る。 【構成】 分周器２は、入力信号および発振器１からの
信号を制御信号により指定された分周比で分周し、分周
結果をそれぞれ位相検出器３に出力する。位相検出器３
はこれら２つの信号の位相差を検出し、ローパスフィル
タ４は検出器３の出力信号から低周波成分を取り出す。
増幅器５はその信号を増幅して発振器１に出力する。発
振器１は増幅器５からの信号の電圧に応じた周波数の信
号を分周器６に出力する。その結果、発振器１の出力信
号は、その位相が入力信号の位相に一致したものとな
る。そして、このＰＬＬ回路では、分周器２の分周比
は、選択制御信号によって任意に設定できるので、電圧
制御発振器１に特性のバラツキがあっても、発振器１の
特性に応じて分周器２の分周比を変えることにより、容
易にＰＬＬ回路のループゲインを補正することができ
る。
る。 【構成】 分周器２は、入力信号および発振器１からの
信号を制御信号により指定された分周比で分周し、分周
結果をそれぞれ位相検出器３に出力する。位相検出器３
はこれら２つの信号の位相差を検出し、ローパスフィル
タ４は検出器３の出力信号から低周波成分を取り出す。
増幅器５はその信号を増幅して発振器１に出力する。発
振器１は増幅器５からの信号の電圧に応じた周波数の信
号を分周器６に出力する。その結果、発振器１の出力信
号は、その位相が入力信号の位相に一致したものとな
る。そして、このＰＬＬ回路では、分周器２の分周比
は、選択制御信号によって任意に設定できるので、電圧
制御発振器１に特性のバラツキがあっても、発振器１の
特性に応じて分周器２の分周比を変えることにより、容
易にＰＬＬ回路のループゲインを補正することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（フェーズ・ロ
ック・ループ）回路に関するものである。
ック・ループ）回路に関するものである。
【０００２】
【従来の技術】伝送通信装置などに用いられる従来のＰ
ＬＬ回路の一例を図２に示す。この回路は、制御信号の
電圧に応じた周波数の信号を出力する電圧制御発振器
（ＶＣＯ）１と、２つの信号の位相差を検出するエクス
クルーシブ・オア回路からなる位相検出器３と、位相検
出器３の出力信号の低周波成分を取り出すローパスフィ
ルタ（ＬＰＦ）４と、ローパスフィルタ４の出力信号を
増幅し、電圧制御発振器１に制御信号として出力する増
幅器（ＡＭＰ）５と、入力信号および発振器１の出力信
号をそれぞれ１／Ｎ（ただし、Ｎは整数）に分周し、位
相検出器３に出力する分周器６を備えている。
ＬＬ回路の一例を図２に示す。この回路は、制御信号の
電圧に応じた周波数の信号を出力する電圧制御発振器
（ＶＣＯ）１と、２つの信号の位相差を検出するエクス
クルーシブ・オア回路からなる位相検出器３と、位相検
出器３の出力信号の低周波成分を取り出すローパスフィ
ルタ（ＬＰＦ）４と、ローパスフィルタ４の出力信号を
増幅し、電圧制御発振器１に制御信号として出力する増
幅器（ＡＭＰ）５と、入力信号および発振器１の出力信
号をそれぞれ１／Ｎ（ただし、Ｎは整数）に分周し、位
相検出器３に出力する分周器６を備えている。
【０００３】このような構成において、分周器６は、周
波数ｆi の入力信号および発振器１からの周波数ｆ0 の
信号を１／Ｎに分周し、各信号の周波数をそれぞれｆi
／Ｎ，ｆ0 ／Ｎにして位相検出器３に出力する。位相検
出器３はこれら２つの信号の位相差を検出し、検出結果
を表す信号ｆEXを出力する。ローパスフィルタ４はその
信号ｆEXから低周波成分を取り出し、信号ｆLPF を出力
する。増幅器５はローパスフィルタ４の出力信号ｆLPF
を増幅し、発振器１に出力する。発振器１は増幅器５か
らの信号の電圧に応じた周波数の信号を分周器６に出力
する。その結果、発振器１の出力信号は、その位相が入
力信号の位相に一致したものとなる。
波数ｆi の入力信号および発振器１からの周波数ｆ0 の
信号を１／Ｎに分周し、各信号の周波数をそれぞれｆi
／Ｎ，ｆ0 ／Ｎにして位相検出器３に出力する。位相検
出器３はこれら２つの信号の位相差を検出し、検出結果
を表す信号ｆEXを出力する。ローパスフィルタ４はその
信号ｆEXから低周波成分を取り出し、信号ｆLPF を出力
する。増幅器５はローパスフィルタ４の出力信号ｆLPF
を増幅し、発振器１に出力する。発振器１は増幅器５か
らの信号の電圧に応じた周波数の信号を分周器６に出力
する。その結果、発振器１の出力信号は、その位相が入
力信号の位相に一致したものとなる。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来のＰＬＬ回路では、発振器１の発振周波数対入力制御
電圧の特性（すなわちｆ−Ｖ特性）にバラツキがあった
場合、ＰＬＬ回路のループゲインの補正は、増幅器５の
増幅度を変更するか、またはローパスフィルタ４の定数
を変えてカットオフ周波数を変化させることによってし
か行えず、そのため、個々の電圧制御発振器１のｆ−Ｖ
特性のバラツキに対して、ＰＬＬ回路のループゲインを
それぞれ補正することは困難であった。
来のＰＬＬ回路では、発振器１の発振周波数対入力制御
電圧の特性（すなわちｆ−Ｖ特性）にバラツキがあった
場合、ＰＬＬ回路のループゲインの補正は、増幅器５の
増幅度を変更するか、またはローパスフィルタ４の定数
を変えてカットオフ周波数を変化させることによってし
か行えず、そのため、個々の電圧制御発振器１のｆ−Ｖ
特性のバラツキに対して、ＰＬＬ回路のループゲインを
それぞれ補正することは困難であった。
【０００５】本発明の目的は、このような問題を解決
し、ループゲインを容易に補正できるＰＬＬ回路を提供
することにある。
し、ループゲインを容易に補正できるＰＬＬ回路を提供
することにある。
【０００６】
【課題を解決するための手段】本発明は、制御信号の電
圧に応じた周波数の信号を出力する電圧制御発振器と、
第１および第２の信号の位相差を検出する位相検出器
と、この位相検出器の出力信号を入力信号とするローパ
スフィルタと、このローパスフィルタの出力信号を増幅
し、前記電圧制御発振器に前記制御信号として出力する
増幅器とを備えたＰＬＬ回路において、入力信号を任意
の分周比で分周し、前記第１の信号として前記位相検出
器に出力する第１の分周回路と、前記電圧制御発振器の
出力信号を任意の分周比で分周し、前記第２の信号とし
て前記位相検出器に出力する第２の分周回路とを備えた
ことを特徴とする。
圧に応じた周波数の信号を出力する電圧制御発振器と、
第１および第２の信号の位相差を検出する位相検出器
と、この位相検出器の出力信号を入力信号とするローパ
スフィルタと、このローパスフィルタの出力信号を増幅
し、前記電圧制御発振器に前記制御信号として出力する
増幅器とを備えたＰＬＬ回路において、入力信号を任意
の分周比で分周し、前記第１の信号として前記位相検出
器に出力する第１の分周回路と、前記電圧制御発振器の
出力信号を任意の分周比で分周し、前記第２の信号とし
て前記位相検出器に出力する第２の分周回路とを備えた
ことを特徴とする。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるＰＬＬ回路の一例を示
す。この回路は、制御信号の電圧に応じた周波数の信号
を出力する電圧制御発振器（ＶＣＯ）１と、２つの信号
の位相差を検出するエクスクルーシブ・オア回路からな
る位相検出器３と、位相検出器３の出力信号の低周波成
分を取り出すローパスフィルタ（ＬＰＦ）４と、ローパ
スフィルタ４の出力信号を増幅し、電圧制御発振器１に
制御信号として出力する増幅器（ＡＭＰ）５と、入力信
号および発振器１の出力信号をそれぞれ１／Ｎ1 ，１／
Ｎ2 ，１／Ｎ3など任意の分周比で（ただし、Ｎ1 ，Ｎ
2 ，Ｎ3 は整数）分周し、位相検出器３に出力する分周
器２を備えている。
説明する。図１に本発明によるＰＬＬ回路の一例を示
す。この回路は、制御信号の電圧に応じた周波数の信号
を出力する電圧制御発振器（ＶＣＯ）１と、２つの信号
の位相差を検出するエクスクルーシブ・オア回路からな
る位相検出器３と、位相検出器３の出力信号の低周波成
分を取り出すローパスフィルタ（ＬＰＦ）４と、ローパ
スフィルタ４の出力信号を増幅し、電圧制御発振器１に
制御信号として出力する増幅器（ＡＭＰ）５と、入力信
号および発振器１の出力信号をそれぞれ１／Ｎ1 ，１／
Ｎ2 ，１／Ｎ3など任意の分周比で（ただし、Ｎ1 ，Ｎ
2 ，Ｎ3 は整数）分周し、位相検出器３に出力する分周
器２を備えている。
【０００８】次に動作を説明する。分周器２は、周波数
ｆi の入力信号および発振器１からの周波数ｆ0 の信号
を分周比選択制御信号により指定された分周比で分周
し、分周結果をそれぞれ位相検出器３に出力する。位相
検出器３はこれら２つの信号の位相差を検出し、検出結
果を表す信号ｆEXを出力する。ローパスフィルタ４はそ
の信号ｆEXから低周波成分を取り出し、信号ｆLPF を出
力する。増幅器５はローパスフィルタ４の出力信号ｆ
LPF を増幅し、発振器１に出力する。発振器１は増幅器
５からの信号の電圧に応じた周波数の信号を分周器６に
出力する。その結果、発振器１の出力信号は、その位相
が入力信号の位相に一致したものとなる。
ｆi の入力信号および発振器１からの周波数ｆ0 の信号
を分周比選択制御信号により指定された分周比で分周
し、分周結果をそれぞれ位相検出器３に出力する。位相
検出器３はこれら２つの信号の位相差を検出し、検出結
果を表す信号ｆEXを出力する。ローパスフィルタ４はそ
の信号ｆEXから低周波成分を取り出し、信号ｆLPF を出
力する。増幅器５はローパスフィルタ４の出力信号ｆ
LPF を増幅し、発振器１に出力する。発振器１は増幅器
５からの信号の電圧に応じた周波数の信号を分周器６に
出力する。その結果、発振器１の出力信号は、その位相
が入力信号の位相に一致したものとなる。
【０００９】そして、このＰＬＬ回路では、分周器２の
分周比は、分周選択制御信号によって任意に設定できる
ので、電圧制御発振器１に特性のバラツキがあっても、
発振器１の特性に応じて分周器２の分周比を変えること
により、容易にＰＬＬ回路のループゲインを補正するこ
とができる。
分周比は、分周選択制御信号によって任意に設定できる
ので、電圧制御発振器１に特性のバラツキがあっても、
発振器１の特性に応じて分周器２の分周比を変えること
により、容易にＰＬＬ回路のループゲインを補正するこ
とができる。
【００１０】図２に、分周器２の分周比を変えた場合、
ローパスフィルタ４の出力信号ｆLPF の電圧Ｖavg と、
入力信号ｆi および信号ｆ0 の位相差φの関係を示す。
図中、横軸は位相差φを表し、縦軸は電圧Ｖavg を表
す。なお、位相差φは、２つの信号の実際の位相差がπ
／２のとき、φ＝０とした。図から分かるように、分周
比を１／１，１／２，１／４などと切り替えることによ
り、特性の傾きが変化し、位相差φの変化に対する電圧
Ｖavg の変化の度合が変化する。従って、分周比を変え
ることによりループゲインが変り、ループゲインの補正
が可能となる。
ローパスフィルタ４の出力信号ｆLPF の電圧Ｖavg と、
入力信号ｆi および信号ｆ0 の位相差φの関係を示す。
図中、横軸は位相差φを表し、縦軸は電圧Ｖavg を表
す。なお、位相差φは、２つの信号の実際の位相差がπ
／２のとき、φ＝０とした。図から分かるように、分周
比を１／１，１／２，１／４などと切り替えることによ
り、特性の傾きが変化し、位相差φの変化に対する電圧
Ｖavg の変化の度合が変化する。従って、分周比を変え
ることによりループゲインが変り、ループゲインの補正
が可能となる。
【００１１】
【発明の効果】以上説明したように本発明のＰＬＬ回路
は、制御信号の電圧に応じた周波数の信号を出力する電
圧制御発振器と、第１および第２の信号の位相差を検出
する位相検出器と、この位相検出器の出力信号を入力信
号とするローパスフィルタと、このローパスフィルタの
出力信号を増幅し、電圧制御発振器に制御信号として出
力する増幅器とを備えたＰＬＬ回路において、入力信号
を任意の分周比で分周し、第１の信号として位相検出器
に出力する第１の分周回路と、電圧制御発振器の出力信
号を任意の分周比で分周し、第２の信号として位相検出
器に出力する第２の分周回路とを備えたことを特徴とす
る。従って、本発明のＰＬＬ回路では、電圧制御発振器
のｆ−Ｖ特性にバラツキがあっても、第１および第２の
分周器の分周比を変えることにより、ＰＬＬ回路のルー
プゲインを容易に補正することができる。
は、制御信号の電圧に応じた周波数の信号を出力する電
圧制御発振器と、第１および第２の信号の位相差を検出
する位相検出器と、この位相検出器の出力信号を入力信
号とするローパスフィルタと、このローパスフィルタの
出力信号を増幅し、電圧制御発振器に制御信号として出
力する増幅器とを備えたＰＬＬ回路において、入力信号
を任意の分周比で分周し、第１の信号として位相検出器
に出力する第１の分周回路と、電圧制御発振器の出力信
号を任意の分周比で分周し、第２の信号として位相検出
器に出力する第２の分周回路とを備えたことを特徴とす
る。従って、本発明のＰＬＬ回路では、電圧制御発振器
のｆ−Ｖ特性にバラツキがあっても、第１および第２の
分周器の分周比を変えることにより、ＰＬＬ回路のルー
プゲインを容易に補正することができる。
【図１】本発明のＰＬＬ回路の一例を示すブロック図で
ある。
ある。
【図２】図１のＰＬＬ回路を構成するローパスフィルタ
の出力電圧と、入力信号および電圧制御発振器の出力信
号の位相差との関係を示すグラフである。
の出力電圧と、入力信号および電圧制御発振器の出力信
号の位相差との関係を示すグラフである。
【図３】従来のＰＬＬ回路の一例を示すブロック図であ
る。
る。
１ 電圧制御発振器（ＶＣＯ） ２ 分周器 ３ 位相検出器 ４ ローパスフィルタ（ＬＰＦ） ５ 増幅器（ＡＭＰ）
Claims (1)
- 【請求項１】制御信号の電圧に応じた周波数の信号を出
力する電圧制御発振器と、第１および第２の信号の位相
差を検出する位相検出器と、この位相検出器の出力信号
を入力信号とするローパスフィルタと、このローパスフ
ィルタの出力信号を増幅し、前記電圧制御発振器に前記
制御信号として出力する増幅器とを備えたＰＬＬ回路に
おいて、 入力信号を任意の分周比で分周し、前記第１の信号とし
て前記位相検出器に出力する第１の分周回路と、 前記電圧制御発振器の出力信号を任意の分周比で分周
し、前記第２の信号として前記位相検出器に出力する第
２の分周回路とを備えたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027037A JPH05227019A (ja) | 1992-02-14 | 1992-02-14 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027037A JPH05227019A (ja) | 1992-02-14 | 1992-02-14 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227019A true JPH05227019A (ja) | 1993-09-03 |
Family
ID=12209875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4027037A Pending JPH05227019A (ja) | 1992-02-14 | 1992-02-14 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104065377A (zh) * | 2013-03-21 | 2014-09-24 | 富士通株式会社 | 锁相环电路和锁相环电路中的相位比较方法 |
-
1992
- 1992-02-14 JP JP4027037A patent/JPH05227019A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104065377A (zh) * | 2013-03-21 | 2014-09-24 | 富士通株式会社 | 锁相环电路和锁相环电路中的相位比较方法 |
| JP2014187427A (ja) * | 2013-03-21 | 2014-10-02 | Fujitsu Ltd | Ｐｌｌ回路及びｐｌｌ回路における位相比較方法 |
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