JPH05227236A - π／４シフトＱＰＳＫ信号復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力の少ない小型化した遅延検波方式の
π／４シフトＱＰＳＫ信号復調回路を得る。 【構成】 受信した信号は遅延検波処理系統とタイミン
グ同期処理系統に分岐される。すなわち、バンドパスフ
ィルタ８による帯域制限後のＩＦ信号は、一方は乗算器
１１および１２を含む直交検波器によりＩ，Ｑ信号に分
解され、デジタル信号に変換された後、遅延検波回路２
５によって識別処理される。他方は、周波数検波器２８
等を経てシンボルタイミング信号を抽出する。この信号
はパルスに成形され、ＤＰＬＬ３４を経て遅延検波回路
２５に入力される。遅延検波回路２５の処理に必要な演
算は、それに内蔵された演算規則を記憶させたＲＯＭに
よって行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえばデジタル移動
通信方式に使用されるようなπ／４シフトＱＰＳＫ信号
復調回路の改良に関するものである。

【０００２】

【従来の技術】一般に、π／４シフトＱＰＳＫ信号を遅
延検波方式により復調する場合、その回路には信号の乗
算回路が必要である。回路構成法としてアナログ的な手
法を選択すると、アナログ乗算器が多数必要であり、ま
た、アナログの遅延回路が必要なため、調整箇所が多く
その調整自体も難しい。さらに、信号の速度が速いと周
波数特性にも十分注意して設計する必要が生じる。

【０００３】これに対し近年ＤＳＰ（Digital signal p
rocessor）を用いたデジタル的な手法が数多く提案され
ている。

【０００４】この手法は、受信されたπ／４シフトＱＰ
ＳＫ信号に適切な周波数変換を施し、低い周波数帯に移
した後Ａ／Ｄ変換器でデジタル値に変換して、ＤＳＰに
より所要の乗算処理をするものである。この方法は、ア
ナログ的手法のように回路の調整が必要でもなく、遅延
回路もシフトレジスタ的な考え方となるので、デジタル
ＩＣで実現するのに適しており装置の小型化が図れる。

【０００５】しかし、ＤＳＰで処理する演算の手順をプ
ログラムとして記憶させ、Ａ／Ｄ変換器におけるサンプ
ル期間の中で、これらの演算処理を行なわなければなら
ないため、ＤＳＰを動作させるクロックの速度は、取扱
う信号の速度に比べ高速でなければならない。したがっ
て消費電力が大きいという欠点がある。

【０００６】ＤＳＰを用いたπ／４シフトＱＰＳＫ信号
遅延検波器を、デジタル変調方式の受信機に用いた場合
についてのブロック図を図６に示す。ここで、１は受信
波を高感度に増幅するための低雑音増幅器（ＬＮＡ）、
２は受信すべき帯域を抽出するためのバンドパスフィル
タ（ＢＰＦ）、３は受信帯域を第１の中間周波数（第１
ＩＦ信号）に変換するためのミキサ、４は不要周波数成
分を除去するためのＢＰＦ、５は第１ＩＦ信号をさらに
低い第２の中間周波数（第２ＩＦ信号）に変換するミキ
サ、６はミキサ５に局部発振信号を供給するための局部
発振器（ＯＳＣ）、７はＯＳＣ６に用いる水晶、８は隣
合うチャンネルを減衰させるためのＢＰＦ、９は自動利
得増幅器（ＡＧＣＡＭＰ）で、この出力は入力レベルの
大小にかかわらず一定のレベルとなるように制御されて
いる。

【０００７】１０は受信レベル検出器（ＤＥＴ）で、そ
の出力はＲＳＳＩ（受信信号強度表示器）に送られる。

【０００８】ＡＧＣＡＭＰ９の出力は次段の直交検波器
に送られる。直交検波器は以下の装置により構成され
る。１１および１２は直交検波を行なうための乗算器、
１３は第２ＩＦと同じ周波数を発振する局部発振器、１
４は局部発振器１３を発振させるための水晶、１５は乗
算器１１に入力される局部発振信号の位相を９０°ずら
すためのフェイズシフタ、１６および１７は必要な検波
成分すなわちＩ信号およびＱ信号を取出すためのローパ
スフィルタ（ＬＰＦ）である。

【０００９】なお、ここまでの構成は、ＤＳＰを採用し
ない場合にも使用される一般的なものである。

【００１０】ＤＳＰを用いる回路は、上記ＬＰＦ１６お
よび１７の出力をＡ／Ｄ変換器１８および１９でそれぞ
れ受け、ＤＳＰ２０にデジタルデータとして供給してい
る。ＤＳＰ２０には２１〜２３の装置が接続されてい
る。２１は演算手順を記憶しているリードオンリメモリ
（ＲＯＭ）、２２はプログラムの動作に必要なランダム
アクセスメモリ（ＲＡＭ）である。２３はＤＳＰが動作
するためのクロックを供給している発振器であり、２４
はそのための水晶である。

【００１１】ＤＳＰ２０からはデータおよびクロックが
出力される。図６の構成で、ＤＳＰ２０は遅延検波の動
作に加え、送信符号のビットタイミングを抽出するため
のタイミング再生の処理も行なう。このためＤＳＰ２０
のクロックは高速であることが要求され、消費電力の増
大につながる。

【００１２】

【発明が解決しようとする課題】上記のように、ＤＳＰ
はクロックの高速が要求され、そのため消費電力の増大
が避けられない。また、ＤＳＰは今の所高価であり、プ
ログラムの開発にも開発ツールが必要である。本発明の
目的は、ＤＳＰを用いた従来のπ／４シフトＱＰＳＫ信
号復調回路の欠点を解決するためのものであり、遅延検
波方式で必要な遅延回路の動作は、デジタル的手法の方
が実現しやすいことから、デジタル的手法の遅延によ
り、ＤＳＰより低消費電力化が可能な方式を見出すこと
にある。

【００１３】

【課題を解決するための手段】本発明においては、受信
信号を遅延検波処理系統とタイミング同期処理系統に分
岐させる手段を設け、遅延検波処理系統は分岐された一
方の信号を直交検波する直交検波回路から得られるＩ信
号およびＱ信号をタイミング信号により入力するととも
に、乗算規則，加算規則および減算規則を記憶させた記
憶回路をアクセスしてそれぞれの演算を行ない遅延検波
処理を行なう遅延検波回路を備え、タイミング同期処理
系統は、分岐された他方の信号を周波数検波し、その出
力を絶対値回路を通してバンドパスフィルタに入力し、
タイミング信号を抽出して上記遅延検波回路に送る手段
を設けた。また、遅延検波回路の記憶回路はＲＯＭによ
って構成した。

【００１４】

【作用】本発明によれば、遅延検波処理系統とタイミン
グ同期処理系統とを別に設けてあるから、遅延検波回路
のデジタル化と低消費電力化が可能である。また、タイ
ミング同期処理系統は、ミキサ，局部発振器，受信レベ
ル検出回路，周波数検波回路等を現存する１チップに集
積されたＩＣを利用することで装置の小型化が図れる。

【００１５】

【実施例】以下、本発明の一実施例を図面に従って詳細
に説明する。

【００１６】図１は、本発明に係るπ／４シフトＱＰＳ
Ｋ信号復調回路の一実施例のブロック図である。図６に
示される従来例と同一部分には同一符号を付している。
同一部分についての説明は省略する。

【００１７】図１の回路が従来例と異なるところは、受
信した信号をたとえば、ＢＰＦ８による帯域制限後の第
２ＩＦ信号を２つに分岐させ、遅延検波処理とタイミン
グ同期処理を別々に行なう点にある。すなわち、遅延検
波処理系統とタイミング同期処理系統を別に構成してい
る。

【００１８】まず、前者の遅延検波処理系統では、ＢＰ
Ｆ８からの第２ＩＦ信号はＡＧＣＡＭＰ９に入力され振
幅を一定にされた後、乗算器１１および１２等からなる
直交検波器によりＩ信号およびＱ信号に分解され、ＲＯ
Ｍ２６よりスレッショールドレベルの比較データを受け
る遅延検波回路２５によって識別処理される。

【００１９】次に、後者のタイミング同期処理系統で
は、ＢＰＦ８からの第２ＩＦ信号は、まずリミッタアン
プ（ＬＩＭＡＭＰ）２７に入力され振幅を一定にされた
後、周波数検波器（ＤＩＳＣ）２８、ＬＰＦ３０、絶対
値回路（ＡＢＳ）３１およびＢＰＦ３２を経て、以下の
ようにシンボルタイミングを抽出する。ここで、２９は
ＤＩＳＣ２８に接続されるインダクタである。

【００２０】ＢＰＦ３２の出力は正弦波であるから、コ
ンパレータ３３でパルスに成形し、このパルスはデジタ
ルフェイズロックループ（ＤＰＬＬ）３４で上記シンボ
ルタイミング成分のジッタを取り除いて、遅延検波回路
２５に入力される。

【００２１】発振器２３は水晶２４により発振を制御さ
れ、その出力は遅延検波回路２５およびＤＰＬＬ３４に
供給される。

【００２２】この遅延検波回路２５の一実施例につい
て、図２および３により説明する。図２は遅延検波回路
２５のブロック図であり、図３はこの回路のタイミング
チャートである。

【００２３】遅延検波回路２５は、図２に示すような回
路に構成されている。すなわち、ＤＰＬＬ３４からの信
号と発振器２３から供給されるビットレートの８倍のク
ロックＣＬＫを受けて、図３に示されるＣＫ１〜ＣＫ
６，ＯＥ１〜ＯＥ６，およびＣＥの各パルスを発生する
タイミングパルス発生器３５と、前段の乗算器１１およ
び１２から得られるＩ信号，Ｑ信号を受けタイミングパ
ルスＣＫ１に従って駆動されるＤ型フリップフロップ
（以下Ｄ−ＦＦ）３６，３７と、Ｄ−ＦＦ３６からの信
号を受けそれぞれタイミングパルスＯＥ１，ＣＫ１に従
って駆動される３ステートバッファ３８，Ｄ−ＦＦ３９
と、Ｄ−ＦＦ３７からの信号を受けそれぞれタイミング
パルスＯＥ３，ＣＫ１にて駆動される３ステートバッフ
ァ４０，Ｄ−ＦＦ４１と、それぞれ上記Ｄ−ＦＦ３９，
４１より信号を受けタイミングパルスＯＥ２，ＯＥ４に
て駆動される３ステートバッファ４２，４３と、上記３
ステートバッファ３８，４０からの信号を受けタイミン
グパルスＣＫ２にて駆動されるＤ−ＦＦ４４と、上記３
ステートバッファ４２，４３からの信号を受けタイミン
グパルスＣＫ２にて駆動されるＤ−ＦＦ４５と、上記Ｄ
−ＦＦ４４からの信号を受けタイミングパルスＯＥ５に
て駆動される３ステートバッファ４６と、上記Ｄ−ＦＦ
４５からの信号を受けタイミングパルスＯＥ５にて駆動
される３ステートバッファ４７と、アドレスの下位ｎビ
ットに３ステートバッファ４６からＩ信号に係わるデー
タと、後述する３ステートバッファ５０からＩ信号とＱ
信号の乗算結果の係わるデータを受け、アドレスの上位
ｎビットに３ステートバッファ４７からＱ信号に係わる
データと、後述する３ステートバッファ５２からＩ信号
どうし、Ｑ信号どうしの乗算結果に係わるデータを受
け、アドレスの最上位２ビットにアドレスの上位ｎビッ
トの入力信号とアドレスの下位ｎビットの入力信号に対
する演算の種類を決定する信号を受け、タイミングパル
スＣＥに従って記憶内容を出力するＲＯＭ４８と、この
ＲＯＭ４８からのデータを受けそれぞれタイミングパル
スＣＫ３，ＣＫ４，ＣＫ５にて駆動されるＤ−ＦＦ４
９，５１，５３と、Ｄ−ＦＦ４９からの信号を受けタイ
ミングパルスＯＥ６に従って駆動される３ステートバッ
ファ５０と、上記Ｄ−ＦＦ５１からの信号を受けタイミ
ングパルスＯＥ６に従って駆動される３ステートバッフ
ァ５２と、ＣＰＵ（図示せず）の指令で記憶しているス
レッショールドレベルの比較データを出力するＲＯＭ２
６からの比較データに従って、上記Ｄ−ＦＦ５３からの
データをマグニチュードコンパレートしてその内容を出
力するマグニチュードコンパレータ５４と、このコンパ
レータ５４からのデータを受けタイミングパルスＣＫ６
にて駆動されるＤ−ＦＦ５５と、このＤ−ＦＦ５５から
のデータを反転するインバータ５６と、このインバータ
５６からのデータを受けタイミングパルスＣＫ１に従っ
て駆動される３ステートバッファ５７と、上記Ｄ−ＦＦ
５５からのデータを受けＣＫ１の反転のタイミングパル
スＣＫ１バーに従って駆動される３ステートバッファ５
８と、上記３ステートバッファ５７および５８から信号
を受けタイミングパルスＣＫ４にて駆動され図２および
図３にＤａｔａ Ｏｕｔとして示す検波出力を出力する
Ｄ−ＦＦ５９とから構成されている。この検波出力は、
図２および図３にＣＬＫ Ｏｕｔとして示すビットレー
トの周期を持つＣＫ４に同期している。

【００２４】この回路の特徴は、遅延検波処理に必要な
乗算，加算，減算の３種の演算を１個のＲＯＭ４８に行
なわせていることである。この動作を以下に説明する。
ＲＯＭ４８は、最上位２ビット，上位ｎビット，下位ｎ
ビットの３系統に分けられる２ｎ＋２ビットのアドレス
入力を持つ。記憶内容は上位ｎビットと下位ｎビットに
入力された２つのデータに対する乗算結果，加算結果お
よび減算結果である。最上位の２ビットは上記２つのデ
ータに対していずれの演算結果を出力するかを決定する
ためのものである。

【００２５】ＲＯＭ４８のアドレスは、被乗算データ４
個，被加算データ１個，被減算データ１個の計６個のデ
ータを１シンボル周期内に時分割で割当てており、この
実施例の場合その内容は、順に（Ｉ，Ｑｄ）；２Ｔ，
（Ｑ，Ｉｄ）；２Ｔ、（Ｉ・Ｑｄ，Ｑ・Ｉｄ）；４Ｔ、
（Ｉ，Ｉｄ）；２Ｔ、（Ｑ，Ｑｄ）；２Ｔ、（Ｉ・Ｉ
ｄ，Ｑ・Ｑｄ）；４Ｔである。ここで、Ｔは１クロック
周期、Ｉは３ステートバッファ３８よりＯＥ１のタイミ
ングで出力される信号を受け、ＣＫ２で駆動されるＤ−
ＦＦ４４の出力、Ｑは３ステートバッファ４０からＯＥ
３のタイミングで出力される信号を受け、ＣＫ２で駆動
されるＤ−ＦＦ４４の出力、Ｉｄは３ステートバッファ
４２よりＯＥ２のタイミングで出力される信号を受け、
ＣＫ２で駆動されるＤ−ＦＦ４５の出力、Ｑｄは３ステ
ートバッファ４３よりＯＥ４のタイミングで出力される
信号を受け、ＣＫ２で駆動されるＤ−ＦＦ４５の出力で
ある。

【００２６】Ｉ，ＱおよびＩｄ，Ｑｄはそれぞれ３ステ
ートバッファ４６，４７によりＯＥ５のタイミングで、
ＲＯＭ４８のアドレスに入力される。ＣＥに従ってＲＯ
Ｍ４８より出力された乗算結果Ｉ・Ｑｄ，Ｉ・Ｉｄおよ
びＱ・Ｉｄ，Ｑ・ＱｄはそれぞれＣＫ３で駆動されるＤ
−ＦＦ４９およびＣＫ４で駆動されるＤ−ＦＦ５１に入
力される。このＤ−ＦＦ４９の出力を受け、３ステート
バッファ５０はＯＥ６のタイミングでＩ・Ｑｄ、続いて
Ｉ・ＩｄをＲＯＭ４８の下位ｎビットのアドレスに出力
する。上記Ｄ−ＦＦ５１の出力を受け、３ステートバッ
ファ５２はＯＥ６のタイミングでＱ・Ｑｄ、続いてＱ・
ＩｄをＲＯＭ４８の上位ｎビットのアドレスに出力す
る。

【００２７】ＲＯＭ４８は、ＯＥ６のタイミングでアド
レスに入力されたそれぞれのデータに対する加算もしく
は減算結果の記憶内容を、タイミングパルスＣＥに従っ
て、ＣＫ５で駆動されるＤ−ＦＦ５３へ出力する。マグ
ニチュードコンパレータ５４は、上記Ｄ−ＦＦ５３か
ら、ビットレートと同じ長さを持つＩ・Ｑｄ−Ｑ・Ｉ
ｄ、続いてＩ・Ｉｄ＋Ｑ・Ｑｄの信号を受け、比較デー
タに従ってマグニチュードコンパレートした内容を、Ｃ
Ｋ６で駆動されるＤ−ＦＦ５５へ出力する。このデータ
は、インバータ５６と３ステートバッファ５７，５８に
よりＩ・Ｉｄ＋Ｑ・Ｑｄに対するコンパレート内容が反
転されて出力回路のＤ−ＦＦ５９に送られ、このＤ−Ｆ
Ｆ５９から検波出力Ｄａｔａ Ｏｕｔが出力される。

【００２８】次に、上記遅延検波回路２５のさらに具体
的な実施例を図４および図５に示す。図４は図１のＡ／
Ｄ変換器１８および１９の出力を６ビットとした場合の
図２の遅延検波回路のブロック図であり、図５は上記遅
延検波回路を動作させるためのタイミングパルス発生器
３５のブロック図である。

【００２９】図４において図２と対応する部分には同一
符号を示し重複する説明は省略する。

【００３０】図４において、Ｄ−ＦＦのそれぞれの端子
Ｄ０〜Ｄ５は入力端子であり、Ｑ０〜Ｑ５は出力端子で
ある。入力端子Ｄ０には最下位桁（ＬＳＢ）が入力さ
れ、逐次上位桁が入力され入力端子Ｄ５には最上位桁
（ＭＳＢ）が入力される。

【００３１】３ステートバッファのそれぞれには、タイ
ミング信号入力端子１Ｇおよび２Ｇ、入力端子１Ａ〜１
Ａ４，２Ａ１，２Ａ２ならびに出力端子１Ｙ１〜１Ｙ
４，２Ｙ１，２Ｙ２が設けられている。ＲＯＭ４８に
は、３ステートバッファ４６からの入力端子Ａ０〜Ａ
５、３ステートバッファ４７からの入力端子Ａ６〜Ａ１
１ならびに加減乗算選択信号ＸおよびＹの入力端子Ａ１
２およびＡ１３が設けられている。ＸおよびＹの組合せ
により演算の種類を選択できる。

【００３２】マグニチュードコンパレータ５４は５４−
１と５４−２に分けられている。マグニチュードコンパ
レータ５４−１の入力端子Ａ０〜Ａ３にはＤ−ＦＦ５３
の出力端子Ｑ０〜Ｑ３からの信号が供給され、入力端子
Ｂ０〜Ｂ３にはＲＯＭ２６からのスレッショールドレベ
ルの下位桁が入力される。マグニチュードコンパレータ
５４−２の入力端子Ａ０およびＡ１はＤ−ＦＦ５３の出
力端子Ｑ４およびＱ５に接続され、入力端子Ｂ０および
Ｂ１にはＲＯＭ２６から上位桁スレッショールドレベル
が入力される。

【００３３】タイミングパルス発生器３５は、図５に示
すように構成されている。すなわち、電源ＯＮ時にリセ
ットされるクリア（ＣＬＲ）信号をそれぞれのＣＬＲ入
力に受け、発振器から供給されるビットレートの８倍の
クロックを１６分周するためのＤ−ＦＦ６０，６１，６
２，６３と、Ｄ−ＦＦ６３から１６分周されたクロック
１／１６ＣＬＫを受け、クロックの反転のパルスＣＬＫ
バーで駆動することにより、この１／１６ＣＬＫをそれ
ぞれ０．５Ｔ，１．５Ｔ，２．５Ｔ（Ｔは１クロック周
期）遅延するＤ−ＦＦ６４，６５，６６と、このＤ−Ｆ
Ｆ６５と６６の出力を受けＯＥ４のパルスを発生するＯ
Ｒゲート６７と、上記Ｄ−ＦＦ６３から１／１６ＣＬＫ
の反転のパルス１／１６ＣＬＫバーを受け、ＣＬＫバー
で駆動することにより、この１／１６ＣＬＫをそれぞれ
０．５Ｔ，１．５Ｔ，２．５Ｔ遅延するＤ−ＦＦ６８，
６９，７０と、このＤ−ＦＦ６９および７０の出力を受
けＯＥ２のパルスを発生するＯＲゲート７１と、上記Ｄ
−ＦＦ６０から２分周されたクロック１／２ＣＬＫを受
け、ＣＬＫバーで駆動することによりＣＥのパルスを発
生するＤ−ＦＦ７２と、上記Ｄ−ＦＦ６２より８分周さ
れたクロック１／８ＣＬＫを受け、ＣＬＫバーで駆動す
ることにより、この１／８ＣＬＫをそれぞれ０．５Ｔ，
１．５Ｔ，２．５Ｔ，３．５Ｔ遅延させるためのＤ−Ｆ
Ｆ７３，７４，７５，７６と、このＤ−ＦＦ７３の出力
の反転と上記Ｄ−ＦＦ７４の出力を受け、ＯＥ１のパル
スを発生するＯＲゲート７７と、上記Ｄ−ＦＦ７５の出
力の反転と上記Ｄ−ＦＦ７６の出力を受け、ＯＥ３のパ
ルスを発生するＯＲゲート７８と、上記Ｄ−ＦＦ６２か
ら／８ＣＬＫを受け、クロックＣＬＫで駆動することに
より、この１／８ＣＬＫを１Ｔ遅延しＯＥ６を発生する
Ｄ−ＦＦ７９と、このＤ−ＦＦ７９の出力を受け、クロ
ックＣＬＫで駆動することによりＣＫ３のパルスを発生
するＤ−ＦＦ８０と、上記ＯＥ６の反転であるＯＥ５と
上記ＯＥ４を受け、Ｙのパルスを発生するＡＮＤゲート
８１と、上記ＯＥ２とＯＥ５を受け、Ｘのパルスを発生
するＡＮＤゲート８２とから構成されている。ＣＫ１は
上記Ｄ−ＦＦ６３より出力される１６分周されたクロッ
ク、ＣＫ６は上記Ｄ−ＦＦ６２より出力される８分周さ
れたクロック、ＣＫ４はＣＫ６の反転、ＣＫ５は上記Ｃ
Ｋ３の反転である。このタイミングパルス発生器から出
力されるタイミングパルスを、図４の所定の位置に入力
することにより、図４の回路は図３のタイミングチャー
トに従った遅延検波動作を行なう。

【００３４】

【発明の効果】以上のように、本発明によれば遅延検波
処理系統とタイミング同期処理系統に分けたことにより
以下の効果がある。

【００３５】タイミング信号の抽出は、遅延検波処理系
統とは別に構成されるタイミング同期処理系統で行なわ
れるため、ＩおよびＱ信号の演算のうち、タイミング抽
出の演算が不要のため、乗算回数が減少し、ＤＳＰを使
わなくても回路は実現できる。また、Ｉ，Ｑ信号からタ
イミング抽出，識別を行う場合、標本化定理に従ったサ
ンプル間隔が必要であるが、本発明においては、Ｉおよ
びＱ信号はデータの識別のみに用いられるため、信号の
サンプル間隔はシンボル周期でよく、回路の演算速度を
低減できる。したがって消費電力を軽減することができ
る。

【００３６】また、遅延検波処理に必要な乗算，加算お
よび減算の３種の演算を、これら３種の演算規則を記憶
させた１個のＲＯＭにより行なうことで回路規模を縮小
できる。したがって装置の小型化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１の回路に使用される遅延検波回路の一例の
ブロック図である。

【図３】遅延検波回路のタイミングチャートである。

【図４】遅延検波回路の具体的な一例のブロック図であ
る。

【図５】図４の回路を動作させるためのタイミング発生
器のブロック図である。

【図６】従来のπ／４シフトＱＰＳＫ信号復調回路のブ
ロック図である。

【符号の説明】

８ バンドパスフィルタ １１，１２ 乗算器 １３ 局部発振器 １５ フェイズシフタ ２５ 遅延検波回路 ２６ ＲＯＭ ２７ リミッタアンプ ２８ 周波数検波器 ３３ コンパレータ ３４ ＤＰＬＬ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 受信信号を遅延検波処理系統とタイミン
   グ同期処理系統に分岐させる手段を有し、 遅延検波処理系統は、分岐された一方の信号を直交検波
   する直交検波回路から得られたＩ信号およびＱ信号をタ
   イミング信号により入力するとともに、乗算規則，加算
   規則および減算規則を記憶させた記憶回路をアクセスし
   てそれぞれの演算を行ない遅延検波処理を行なう遅延検
   波回路を備え、 タイミング同期処理系統は、分岐された一方の信号を周
   波数検波し、その出力を絶対値回路を通してバンドパス
   フィルタに入力し、タイミング信号を抽出して前記の遅
   延検波回路に送る手段を備えている、 ことを特徴とするπ／４シフトＱＰＳＫ信号復調回路。
2. 【請求項２】 遅延検波回路の記憶回路は、ＲＯＭによ
   って構成されていることを特徴とする請求項１記載のπ
   ／４シフトＱＰＳＫ信号復調回路。