JPH0591155A - π／４シフトＱＰＳＫ信号復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力の少ない遅延検波方式のπ／４シフ
トＱＰＳＫ信号復調回路を提供する。 【構成】 ＩＦ信号を二つに分岐させ、遅延検波処理と
タイミング同期処理を別々に行う回路であって、ＩＦ信
号を周波数検波し、その出力を絶対値回路３１を通して
バンドパスフィルタ３２に入力し、タイミング成分を抽
出して、遅延検波回路２５におくるタイミング同期処理
回路系統と、Ａ／Ｄ変換器１８，１９で取り込んだＩ及
びＱ信号の直交信号を上記タイミングで入力して外部に
取り付けた乗算規則を記憶させたＲＯＭ２６をアクセス
して遅延検波を行う遅延検波処理回路系統とを備えた構
成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はπ／４シフトＱＰＳＫ信
号復調回路に関するものである。

【０００２】

【従来の技術】一般に、π／４シフトＱＰＳＫ信号を遅
延検波方式により復調する場合、その回路には信号の乗
算回路が必要である。回路構成法としてアナログ的な手
法を選択すると、アナログ乗算器が多数必要であり、ま
たアナログの遅延回路が必要なため、調整個所が多くそ
の調整自体も難しい。更に、信号の速度が速いと周波数
特性にも十分注意して設計する必要が生じる。

【０００３】これに対し近年ＤＳＰを用いたディジタル
的な手法が数多く提案されている。この手法は受信され
たπ／４シフトＱＰＳＫ信号に適切な周波数変換を施
し、低い周波数帯に移したあとＡ／Ｄ変換器でディジタ
ル値に変換して、ＤＳＰにより所要の乗算処理をするも
のである。この方法はアナログ的手法のように回路の調
整が必要な訳でもなく、遅延回路もシフトレジスタ的な
考え方となるのでディジタルＩＣで実現するのに適して
おり装置の小型化が図れる。

【０００４】しかし、ＤＳＰで処理する演算の手順をプ
ログラムとして記憶させ、Ａ／Ｄ変換器におけるサンプ
ル期間の中でこれらの演算処理を行わなければならない
ため、ＤＳＰを動作させるクロックの速度は取り扱う信
号の速度に比べ高速でなければならない。従って消費電
力が大きいという欠点がある。

【０００５】ＤＳＰを用いたπ／４シフトＱＰＳＫ信号
遅延検波器をディジタル変調方式の受信器に用いた場合
についてブロック図を図４に示した。ここで１は受信波
を高感度に増幅するための低雑音増幅器、２は受信すべ
き帯域を抽出するためのバンドパスフィルタ、３は受信
帯域を第１の中間周波数（第２ＩＦ信号）に変換するた
めのミキサ、４は不要周波数成分を除去するためのバン
ドパスフィルタ、５は第１の中間周波数を更に低い第２
の中間周波数（第２ＩＦ信号）に変換するミキサ、６は
該ミキサ５に局部発振信号を供給するための局部発振
器、７は局部発振器６に用いる水晶、８は隣合うチャネ
ルを減衰させるためのバンドパスフィルタ、９は自動利
得制御増幅器でこの出力は入力レベルの大小に拘わらず
一定のレベルとなるよう制御されている。

【０００６】１０は受信レベル検出器、１１〜１７は直
交検波器を構成する要素であり、その内１３は第２ＩＦ
と同じ周波数を発振する局部発振器、１４は該局部発振
器を発振させるための水晶、１１と１２は直交検波を行
うための乗算器、１５は該乗算器に入力される局発信号
の位相を９０°ずらすためのフェーズシフター、１６と
１７は必要な検波成分、即ちＩ信号及びＱ信号を取り出
すためのローパスフィルタである。

【０００７】なお、ここまでの構成は一般的なものであ
る。ＤＳＰを用いる回路は上記ローパスフィルタ１６，
１７の出力をＡ／Ｄ変換器１８，１９でそれぞれ受け、
ＤＳＰ２０にディジタルデータとして渡している。２１
は演算手順を記憶しているＲＯＭ、２２はプログラムの
動作に必要なＲＡＭである。２３はＤＳＰが動作するた
めのクロックを供給している発振器であり、２４はその
ための水晶である。

【０００８】図４の構成でＤＳＰは遅延検波の動作に加
え、送信符号のビットタイミングを抽出するためのタイ
ミング再生の処理も行う。このためＤＳＰのクロックは
高速であることが要求され、消費電流の増大につなが
る。また今のところＤＳＰは高価であり、プログラムの
開発にも特殊な装置（開発ツール）が必要である。

【０００９】

【発明が解決しようとする課題】上記のように、ＤＳＰ
はクロックの高速が要求され、消費電流の増大が避けら
れないと云う欠点がある。

【００１０】

【課題を解決するための手段】本発明は上記ＤＳＰを用
いた従来のπ／４シフトＱＰＳＫ信号復調回路の課題を
解決するために発明されたものであり、遅延検波方式で
必要な遅延回路の動作はディジタル的手法の方が実現し
易いことを重視して、ディジタル的手法を取るがＤＳＰ
より低消費電力化が可能な方式を見いだすことを目的と
している。そして、その構成として、ＩＦ信号を二つに
分岐させ、遅延検波処理とタイミング同期処理を別々に
行う回路であって、ＩＦ信号を周波数検波し、その出力
を絶対値回路を通してバンドパスフィルタに入力し、タ
イミング成分を抽出して、遅延検波回路におくるタイミ
ング同期処理回路系統と、Ａ／Ｄ変換器で取り込んだＩ
信号，Ｑ信号の直交信号を上記のタイミングで入力し
て、外部に取り付けた乗算規則を記憶させたＲＯＭをア
クセスして乗算を行い遅延検波を行う遅延検波処理回路
系統とを備えたπ／４シフトＱＰＳＫ信号復調回路を提
供するものである。

【００１１】

【作用】従って本発明によれば、遅延検波回路のディジ
タル化と低消費電流化の両方が可能である。また、タイ
ミング再生系統はミキサ，局部発振器，受信レベル検出
回路，周波数検波回路を現存する１チップに集積された
ＩＣを利用することで装置の小型化が図れる。

【００１２】

【実施例】以下、本発明の一実施例を図面に従って詳細
に説明する。図１は本発明に係るπ／４シフトＱＰＳＫ
信号復調回路の一実施例を示すブロック的電気回路図で
あり、説明の便宜上従来例（図４）と同一部分には同一
符号を付している。

【００１３】従って、図中１は低雑音増幅器、２，４及
び８はバンドパスフィルタ、３及び５はミキサ、６は局
部発振器、７は水晶、９は自動利得制御増幅器、１１及
び１２は直交検波を行う直交検波器、１３は局部発振
器、１４は水晶、１５はフェーズシフタ、１６及び１７
はローパスフィルタ、１８及び１９はＡ／Ｄ変換器、２
３は局部発振器、２４は水晶である。上記１１乃至１７
の各構成要素を以って従来同様、Ｉ及びＱ信号を得るた
めの直交検波器を構成している。

【００１４】以上が、従来と同一の構成部分であるが以
下本発明の特徴的構成について述べる。

【００１５】まず、本発明はバンドパスフィルタ８によ
る帯域制限後の中間周波数（ＩＦ）信号を２つに分岐さ
せ、遅延検波処理とタイミング同期処理を別々に行う点
にある。即ち、遅延検波処理回路系とタイミング同期処
理回路系を別系統に構成している。まず、前者の遅延検
波処理回路系ではバンドパスフィルタ８からのＩＦ信号
は自動利得制御増幅器９に入力され振幅を一定にされた
後、直交検波器１１，１２によりＩ信号及びＱ信号に分
解されリードオンリーメモリ（ＲＯＭ）２６より乗算規
則データを受ける遅延検波回路２５にて識別処理され
る。

【００１６】これに対し、他方タイミング同期処理回路
系ではバンドパスフィルタ８からのＩＦ信号はまずリミ
ッタアンプ２７に入力され振幅を一定にされた後、周波
数検波器２８，ローパスフィルタ３０，絶対値回路３１
及びバンドパスフィルタ３２を経てシンボルタイミング
を抽出する。

【００１７】このバンドパスフィルタ３２の出力は正弦
波であることからコンパレータ３３でパルスに整形し、
ＤＰＬＬ３４で上記シンボルタイミング成分のジッター
を取り除いて、遅延検波回路２５に入力される。この遅
延検波回路２５は図２に示す回路構成を成している。

【００１８】即ち、上記ＤＰＬＬ３４からの信号と、発
振器２３から供給されるビットレートの４倍のクロック
を受けて、図３に示すＣ１〜Ｃ１４，ＯＥ１〜ＯＥ６及
びＣＥの各パルスを発生するタイミングパルス発生器３
５と、前段の直交検波器１１，１２から得られるＩ信号
及びＱ信号を受け、上記タイミングパルスＣ１，Ｃ３に
従って駆動されるＤ型フリップフロップ（以下、「Ｄ−
ＦＦ」と云う）３６，３７と、Ｄ−ＦＦ３６からの信号
を受け、それぞれタイミングパルスＯＥ１及びＣ２に従
って駆動される３ステートバッファ３８，Ｄ−ＦＦ３９
と、上記Ｄ−ＦＦ３７からの信号を受け、それぞれパル
スＯＥ３，Ｃ４にて駆動される３ステートバッファ４
０，Ｄ−ＦＦ４１と、それぞれ上記Ｄ−ＦＦ３９，４１
より信号を受け、タイミングパルスＯＥ２，ＯＥ４にて
駆動される３ステートバッファ４２，４３と、上記３ス
テートバッファ３８，４０からの信号を受けそれぞれタ
イミングパルスＣ５にて駆動されるＤ−ＦＦ４４と、上
記３ステートバッファ４２，４３からの信号を受けタイ
ミングパルスＣ６にて駆動されるＤ−ＦＦ４５と、上記
Ｄ−ＦＦ４４及び４５からのＩ及びＱ信号に係るデータ
をアドレスＡ０〜Ａ５及びＡ６〜Ａ１１に受け、タイミ
ングパルスＣＥ１に従って記憶しているデータを出力す
るリードオンリーメモリ（ＲＯＭ）４６と、このＲＯＭ
４６からのデータを受け、それぞれタイミングパルスＣ
７〜Ｃ１０にて駆動されるＤ−ＦＦ４７〜５０と、Ｄ−
ＦＦ４７及び４８からのデータを減算する減算器５１
と、上記Ｄ−ＦＦ４９及び５０からのデータを加算する
加算器５２と、減算器５１，加算器５２からのデータを
受け、タイミングパルスＣ１１，Ｃ１２に従って駆動さ
れ、図３に示す出力Ｘ，Ｙを出すＤ−ＦＦ５３，５４
と、これらＤ−ＦＦからの出力Ｘ，Ｙを受けタイミング
パルスＯＥ５，ＯＥ６に従って駆動される３ステートバ
ッファ５５，５６と、ＣＰＵ（図示せず）の指令で記憶
している乗算規則データを出力するＲＯＭ５８からの乗
算規則データに従って、上記３ステートバッファ５５，
５６からのデータのマグニチュードコンパレータをして
その内容を出力するマグニチュードコンパレータ５７
と、このコンパレータ５７からのデータをタイミングパ
ルスＣ１３に従って処理し、図３にＤＡＴＡ ＯＵＴと
して示すように検波出力（ＰＣＭ）を出力する出力回路
５９とから構成されている。６０はこの出力回路５９の
出力を反転するインバータ回路である。

【００１９】

【発明の効果】以上より明らかなように、本発明の構成
によれば、遅延検波処理回路系とタイミング同期処理回
路系を分けたことにより、以下の効果がある。 （ａ） Ｉ，Ｑ信号の演算のうちタイミング抽出の演算
が不要のため乗算回数が減少し、ＤＳＰを使わなくても
回路が実現できる。 （ｂ） Ｉ，Ｑ信号はデータの識別のみに用いられるた
め、信号のサンプル間隔はシンボル周期でよく、回路の
演算速度を低減できる。（Ｉ，Ｑ信号からタイミング抽
出、識別を行う場合、標本化定理に従ったサンプル間隔
が必要） （ｃ） リミッタアンプ及び周波数検波器にはＲＳＳＩ
検出回路やミキサ、局部発振器を１チップ化した既存の
部品が使用できる。

【００２０】上記（ａ），（ｂ）の項目により消費電力
の軽減を、また（ｃ）は部品点数を減少させるため装置
の小型化を図ることができる。

【図面の簡単な説明】

【図１】 本発明に係るπ／４シフトＱＰＳＫ信号復調
回路の一実施例を示すブロック的電気的回路図。

【図２】 π／４シフトＱＰＳＫ信号復調回路における
遅延検波回路の構成を示すブロック的電気的回路図。

【図３】 遅延検波回路の動作タイミングを示す波形
図。

【図４】 従来のπ／４シフトＱＰＳＫ信号復調回路を
示すブロック的電気回路図。

【符号の説明】

８ バンドパスフィルタ ９ 自動利得制御増幅器 １１，１２ 直交検波器 １６，１７ ローパスフィルタ ２５ 遅延検波回路 ２６ ＲＯＭ ２７ リミッタアンプ ３４ ＤＰＬＬ ２３ 局部発振器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 受信したπ／４シフトＱＰＳＫ信号を遅
   延検波方式で復調するものにおいて、 受信信号より得たＩＦ信号を２つに分岐させ遅延検波処
   理とタイミング同期処理を別々に行う回路であって、 上記ＩＦ信号を周波数検波し、その出力を絶対値回路を
   通してバンドパスフィルタに入力し、タイミング成分を
   抽出して遅延検波回路に送るタイミング同期系統と、 上記ＩＦ信号を直交検波する直交検波回路から得られる
   Ｉ信号及びＱ信号の直交信号を上記タイミング成分で入
   力すると共に、乗算規則を記憶させた記憶回路をアクセ
   スして乗算を行い遅延検波を行う上記遅延検波回路を含
   む遅延検波系統を備えたことを特徴とするπ／４シフト
   ＱＰＳＫ信号復調回路。
2. 【請求項２】 請求項１に記載の上記記憶回路をＲＯＭ
   にて形成したことを特徴とするπ／４シフトＱＰＳＫ信
   号復調回路。