JPH05227251A - 調歩同期確立方式 - Google Patents
調歩同期確立方式Info
- Publication number
- JPH05227251A JPH05227251A JP4023879A JP2387992A JPH05227251A JP H05227251 A JPH05227251 A JP H05227251A JP 4023879 A JP4023879 A JP 4023879A JP 2387992 A JP2387992 A JP 2387992A JP H05227251 A JPH05227251 A JP H05227251A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- communication device
- speed
- data
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 シリアル調歩同期通信の調歩同期確立方式に
に関し、任意の同期速度を自動的に設定可能とし、通信
中の同期速度の偏差の影響を小さく抑えられるようにす
る。 【構成】 送信側通信装置１は遠隔地にある受信側通信
装置２と通信回線３を介して接続されており、送信側通
信装置内１には、送信速度制御部１１に設定されている
送信速度を示す同期制御信号とデータフレームの開始時
点を識別するためのインターバル信号とを通信回線３に
送出する同期制御信号送出手段１３とを有し、また、受
信側通信装置内２には、同期制御信号を微分解析するこ
とにより送信速度を検出し、受信速度制御部２１に受信
速度の補正を指示する信号を送出する同期制御信号解析
手段２３を有する。
に関し、任意の同期速度を自動的に設定可能とし、通信
中の同期速度の偏差の影響を小さく抑えられるようにす
る。 【構成】 送信側通信装置１は遠隔地にある受信側通信
装置２と通信回線３を介して接続されており、送信側通
信装置内１には、送信速度制御部１１に設定されている
送信速度を示す同期制御信号とデータフレームの開始時
点を識別するためのインターバル信号とを通信回線３に
送出する同期制御信号送出手段１３とを有し、また、受
信側通信装置内２には、同期制御信号を微分解析するこ
とにより送信速度を検出し、受信速度制御部２１に受信
速度の補正を指示する信号を送出する同期制御信号解析
手段２３を有する。
Description
【０００１】
【産業上の利用分野】本発明は、調歩同期確立方式に係
り、特にシリアル調歩同期通信において同期速度が可変
で速度偏差の影響が少ない調歩同期確立方式に関する。
調歩同期確立方式は、シリアル通信システムにおける通
信装置間の通信に必要な同期速度を所定の速度に設定し
同期を確立するための通信方式である。一般的なシリア
ル通信システムでは、同期速度はある所定の速度に統一
することが望ましい。なぜならばシステムを構成する機
器の統一化が図れ、保全上の運用も容易だからである。
り、特にシリアル調歩同期通信において同期速度が可変
で速度偏差の影響が少ない調歩同期確立方式に関する。
調歩同期確立方式は、シリアル通信システムにおける通
信装置間の通信に必要な同期速度を所定の速度に設定し
同期を確立するための通信方式である。一般的なシリア
ル通信システムでは、同期速度はある所定の速度に統一
することが望ましい。なぜならばシステムを構成する機
器の統一化が図れ、保全上の運用も容易だからである。
【０００２】しかしながら、現実には１つの通信システ
ムを構成する機器において複数の異なる同期速度を混在
使用する場合がある。このような場合、係る通信システ
ムの運用は困難となる。そこで、異なる同期速度が混在
しても柔軟に対応でき、保全上の運用が容易なシリアル
通信システムを実現することが望まれている。
ムを構成する機器において複数の異なる同期速度を混在
使用する場合がある。このような場合、係る通信システ
ムの運用は困難となる。そこで、異なる同期速度が混在
しても柔軟に対応でき、保全上の運用が容易なシリアル
通信システムを実現することが望まれている。
【０００３】
【従来の技術】図９は従来の調歩同期確立方式が適用さ
れるシリアル通信システムの構成例を示す図である。図
１０ａおよび図１０ｂは従来の調歩同期確立方式におけ
る信号の形式の例を示す図である。以下、従来の調歩同
期確立方式について図９、図１０ａおよび図１０ｂを参
照しつつ説明する。
れるシリアル通信システムの構成例を示す図である。図
１０ａおよび図１０ｂは従来の調歩同期確立方式におけ
る信号の形式の例を示す図である。以下、従来の調歩同
期確立方式について図９、図１０ａおよび図１０ｂを参
照しつつ説明する。
【０００４】（１）固定された同期速度による通信 図９に示す通信システムは、２つの交換機１００，２０
０と、これらを接続する通信回線３とからなっている。
一方の交換機１００に接続された図示しない端末から他
方の交換機２００（図ではより具体的にＣＯ，セントラ
ルオフィスと表記）に接続された図示しない端末に対し
て発呼が行われたとき、発呼側の交換機１００から発呼
した端末の識別番号（ＩＤとも呼ばれる）を回線３を介
して着呼側交換機２００に送信する。このような端末間
の通信データは主として課金情報として利用される。こ
のようなサービスをＡＩＯＤ（Automatic Identified O
utward Dialing）という。このときのような片方向の通
信には、シリアル通信方式がよく用いられる。
０と、これらを接続する通信回線３とからなっている。
一方の交換機１００に接続された図示しない端末から他
方の交換機２００（図ではより具体的にＣＯ，セントラ
ルオフィスと表記）に接続された図示しない端末に対し
て発呼が行われたとき、発呼側の交換機１００から発呼
した端末の識別番号（ＩＤとも呼ばれる）を回線３を介
して着呼側交換機２００に送信する。このような端末間
の通信データは主として課金情報として利用される。こ
のようなサービスをＡＩＯＤ（Automatic Identified O
utward Dialing）という。このときのような片方向の通
信には、シリアル通信方式がよく用いられる。
【０００５】シリアルデータ通信において、最も簡便な
同期確立方式として調歩同期確立方式がある。一般的な
調歩同期確立方式では、図１０ａあるいは図１０ｂに示
すような信号形式が用いられていた。すなわち、ある長
さ（図１０ａでは８〔ｂｉｔ〕）の送信データに開始ビ
ット及び終了ビットを付加したデータフレーム（図１０
ａでは計10〔ｂｉｔ〕）を用いた信号形式である。
同期確立方式として調歩同期確立方式がある。一般的な
調歩同期確立方式では、図１０ａあるいは図１０ｂに示
すような信号形式が用いられていた。すなわち、ある長
さ（図１０ａでは８〔ｂｉｔ〕）の送信データに開始ビ
ット及び終了ビットを付加したデータフレーム（図１０
ａでは計10〔ｂｉｔ〕）を用いた信号形式である。
【０００６】このような信号形式において、受信側通信
装置が、空き信号４４（例えば空き状態を示す『１』レ
ベル）からデータフレームの始まり（例えば開始ビット
の『０』レベル）への変化を検出すると、以下に続くデ
ータの取り込みを行う。また、次のデータフレームの開
始はやはり『０』レベルの開始ビットで開始されるた
め、次データの『１』レベルから『０』レベルへの変化
を必ず発生させるため、各フレームの最後には必ず
『１』レベルの終了ビットが付加され、データフレーム
間は常に『１』レベルとなっている。
装置が、空き信号４４（例えば空き状態を示す『１』レ
ベル）からデータフレームの始まり（例えば開始ビット
の『０』レベル）への変化を検出すると、以下に続くデ
ータの取り込みを行う。また、次のデータフレームの開
始はやはり『０』レベルの開始ビットで開始されるた
め、次データの『１』レベルから『０』レベルへの変化
を必ず発生させるため、各フレームの最後には必ず
『１』レベルの終了ビットが付加され、データフレーム
間は常に『１』レベルとなっている。
【０００７】あるいは、予め通信する情報量が分かって
おり（送り手と受け手とにて約束されている場合）かつ
少ない情報量の場合等は、図１０ｂのように開始ビット
（図では『１』レベル）のみを付加し、一度に数十〔ｂ
ｉｔ〕のデータを送信する方式もある。この場合、デー
タの終了は明らかなので終了ビットは付加されない。な
お、この例と同様の方式は電子機器工業会（ＥＩＡ）の
規格の１つであるＲＳ−４６４に採用されており、その
際、開始ビットはＰＭＢ（Pre Message Bit ）と呼ばれ
る。
おり（送り手と受け手とにて約束されている場合）かつ
少ない情報量の場合等は、図１０ｂのように開始ビット
（図では『１』レベル）のみを付加し、一度に数十〔ｂ
ｉｔ〕のデータを送信する方式もある。この場合、デー
タの終了は明らかなので終了ビットは付加されない。な
お、この例と同様の方式は電子機器工業会（ＥＩＡ）の
規格の１つであるＲＳ−４６４に採用されており、その
際、開始ビットはＰＭＢ（Pre Message Bit ）と呼ばれ
る。
【０００８】しかしながら、このような従来の調歩同期
確立方式においては、送信側と受信側との間で予め同期
速度として、送信速度および受信速度を固定しておく必
要があった。つまり、調歩同期確立方式では送信側通信
装置が固定された所定の速度でデータを送信することを
前提とするので、受信側通信装置の受信速度も予め所定
の速度に固定しておく必要がある。
確立方式においては、送信側と受信側との間で予め同期
速度として、送信速度および受信速度を固定しておく必
要があった。つまり、調歩同期確立方式では送信側通信
装置が固定された所定の速度でデータを送信することを
前提とするので、受信側通信装置の受信速度も予め所定
の速度に固定しておく必要がある。
【０００９】そのため、一度同期速度を設定すると、こ
れを変更するときは送信側通信装置の送信速度と受信側
通信装置の受信速度とを同時に変更する必要がある。こ
のため、特に送信側通信装置と受信側通信装置とが互い
にとって遠隔地にある場合などにおいては、変更が困難
であるという欠点があった。 （２）速度偏差による誤動作の発生 図１１は、速度偏差と誤りラッチとの関係を説明するた
めの図であり、タイミングチャートを示している。図の
上部に示すＢ０，Ｂ１，．．．は、データフレームを構
成するビット列を表している。その下部に示すクロック
は、ビット１つに１周期が対応するラッチクロックＣＫ
1 である。さらに下部には例として、Ｂ０とＢ０に対応
するラッチクロックＣＫ1 が拡大して示してある。
れを変更するときは送信側通信装置の送信速度と受信側
通信装置の受信速度とを同時に変更する必要がある。こ
のため、特に送信側通信装置と受信側通信装置とが互い
にとって遠隔地にある場合などにおいては、変更が困難
であるという欠点があった。 （２）速度偏差による誤動作の発生 図１１は、速度偏差と誤りラッチとの関係を説明するた
めの図であり、タイミングチャートを示している。図の
上部に示すＢ０，Ｂ１，．．．は、データフレームを構
成するビット列を表している。その下部に示すクロック
は、ビット１つに１周期が対応するラッチクロックＣＫ
1 である。さらに下部には例として、Ｂ０とＢ０に対応
するラッチクロックＣＫ1 が拡大して示してある。
【００１０】ここで、このラッチクロックＣＫ1 はデー
タの中央で値をラッチすることが望ましい。しかし、例
えば、ビット列が送信されてくる速度、すなわち送信速
度の偏差と、ラッチクロックの速度すなわち受信速度の
偏差によるずれ（図中のｔに相当）が生じる。前述した
ような従来の調歩同期確立方式において、装置間での１
回の通信の単位は１つのデータフレームによって行われ
る。ここで、データフレームがある程度長くなると、こ
れに応じて偏差のずれも増大し、データを誤読する可能
性が高くなる。
タの中央で値をラッチすることが望ましい。しかし、例
えば、ビット列が送信されてくる速度、すなわち送信速
度の偏差と、ラッチクロックの速度すなわち受信速度の
偏差によるずれ（図中のｔに相当）が生じる。前述した
ような従来の調歩同期確立方式において、装置間での１
回の通信の単位は１つのデータフレームによって行われ
る。ここで、データフレームがある程度長くなると、こ
れに応じて偏差のずれも増大し、データを誤読する可能
性が高くなる。
【００１１】すなわち、データの送信速度には図１１に
示すようなある程度の偏差のずれがあるため、データフ
レームが例えば数十〔ｂｉｔ〕に渡るような長いものに
なると（図１０ｂ参照）、受信の途中でデータを受信す
るビット列とラッチクロックとの同期タイミングがずれ
てくる。このタイミングずれにより同期の確立が不完全
となり、やがて誤ったデータを受信してしまうという欠
点があった。また、この欠点により、データフレームは
あまり長いものに出来なかった。
示すようなある程度の偏差のずれがあるため、データフ
レームが例えば数十〔ｂｉｔ〕に渡るような長いものに
なると（図１０ｂ参照）、受信の途中でデータを受信す
るビット列とラッチクロックとの同期タイミングがずれ
てくる。このタイミングずれにより同期の確立が不完全
となり、やがて誤ったデータを受信してしまうという欠
点があった。また、この欠点により、データフレームは
あまり長いものに出来なかった。
【００１２】
【発明が解決しようとする課題】つまり、以上説明した
ように従来の調歩同期確立方式においては、次のような
２つの欠点があった。まず、第１は送信速度および受信
速度が固定であり、前記速度の変更が困難なことであ
る。また、第２はデータフレームが長いと、これに伴い
速度の偏差による誤動作を起こしやすくなることてあ
る。
ように従来の調歩同期確立方式においては、次のような
２つの欠点があった。まず、第１は送信速度および受信
速度が固定であり、前記速度の変更が困難なことであ
る。また、第２はデータフレームが長いと、これに伴い
速度の偏差による誤動作を起こしやすくなることてあ
る。
【００１３】したがって、本発明は前記欠点を改善し、
調歩同期確立方式において任意の同期速度を自動的に設
定可能とし、通信中の同期速度の偏差の影響を小さく抑
えられるようにすることを目的とする。
調歩同期確立方式において任意の同期速度を自動的に設
定可能とし、通信中の同期速度の偏差の影響を小さく抑
えられるようにすることを目的とする。
【００１４】
【課題を解決するための手段】図１および図２は、本発
明の原理説明図である。以下、図１および図２を参照し
つつ、本発明の構成を述べる。まず第１の発明において
は、図１に示すように、送信側通信装置１は遠隔地にあ
る受信側通信装置２と通信回線３を介して接続されてお
り、送信側通信装置内１には、送信速度制御部１１に設
定されている送信速度を示す同期制御信号とデータフレ
ームの開始時点を識別するためのインターバル信号とを
通信回線３に送出する同期制御信号送出手段１３とを有
する。また、受信側通信装置内２には、同期制御信号を
微分解析することにより送信速度を検出し、受信速度制
御部２１に受信速度の補正を指示する信号を送出する同
期制御信号解析手段２３とを有する。
明の原理説明図である。以下、図１および図２を参照し
つつ、本発明の構成を述べる。まず第１の発明において
は、図１に示すように、送信側通信装置１は遠隔地にあ
る受信側通信装置２と通信回線３を介して接続されてお
り、送信側通信装置内１には、送信速度制御部１１に設
定されている送信速度を示す同期制御信号とデータフレ
ームの開始時点を識別するためのインターバル信号とを
通信回線３に送出する同期制御信号送出手段１３とを有
する。また、受信側通信装置内２には、同期制御信号を
微分解析することにより送信速度を検出し、受信速度制
御部２１に受信速度の補正を指示する信号を送出する同
期制御信号解析手段２３とを有する。
【００１５】次に第２の発明においては、図２に示すよ
うに、送信側通信装置１は遠隔地にある受信側通信装置
２と通信回線３を介して接続されており、送信側通信装
置１には、データフレームを通信回線３を介して受信側
通信装置２に送出するデータ送出部１２の送信速度を制
御する送信速度制御部１１を有する。また、受信側通信
装置２には、受信中のデータフレームの変化を検出し、
変化を検出した時点でデータ処理部２２の受信タイミン
グを補正する信号を発する信号変化検出手段２４が設け
てある。
うに、送信側通信装置１は遠隔地にある受信側通信装置
２と通信回線３を介して接続されており、送信側通信装
置１には、データフレームを通信回線３を介して受信側
通信装置２に送出するデータ送出部１２の送信速度を制
御する送信速度制御部１１を有する。また、受信側通信
装置２には、受信中のデータフレームの変化を検出し、
変化を検出した時点でデータ処理部２２の受信タイミン
グを補正する信号を発する信号変化検出手段２４が設け
てある。
【００１６】
【作用】図３は、本発明における信号形式の例を説明す
るための図である。 （１）同期速度を可変とし、これを自動設定とする 以下、図３を参照しつつ、図１に示す通信システムを構
成する要素間の相互作用について説明する。
るための図である。 （１）同期速度を可変とし、これを自動設定とする 以下、図３を参照しつつ、図１に示す通信システムを構
成する要素間の相互作用について説明する。
【００１７】まず送信側通信装置１では、 同期制御信号送出手段１３は、送信速度制御部１１に
設定されている送信速度と等しい速度で交互に『１』レ
ベルと『０』レベルとを繰り返すことによる『・・・０
１０１０・・・』のバーストビット配列の同期制御信号
４２をＴ１〔秒〕送出する。
設定されている送信速度と等しい速度で交互に『１』レ
ベルと『０』レベルとを繰り返すことによる『・・・０
１０１０・・・』のバーストビット配列の同期制御信号
４２をＴ１〔秒〕送出する。
【００１８】データ送出部１２は、同期制御信号送出
手段１３が同期制御信号４２を送出し終えると、Ｔ２
〔秒〕に渡って『０』（又は『１』）レベル状態による
インターバル信号４３を送出する。 データ送出部１２が開始ビットに続いてデータの送信
を開始する。 データの送信が終了すると、データ送出部１２はデー
タに続いて終了ビットを送出する。信号レベルは空き状
態の『０』（又は『１』）に戻る。
手段１３が同期制御信号４２を送出し終えると、Ｔ２
〔秒〕に渡って『０』（又は『１』）レベル状態による
インターバル信号４３を送出する。 データ送出部１２が開始ビットに続いてデータの送信
を開始する。 データの送信が終了すると、データ送出部１２はデー
タに続いて終了ビットを送出する。信号レベルは空き状
態の『０』（又は『１』）に戻る。
【００１９】一方、受信側通信装置２では、 信号変化検出手段２４は、通信回線３を介して送られ
てくるＴ１〔秒〕の同期制御信号４２の変化周期を微分
解析により検出し、検出した変化周期を基に受信速度を
受信速度制御部２１に設定する。 データ処理部２２は、受信速度制御部２１に設定され
た受信速度でデータを受信し、これを処理する。
てくるＴ１〔秒〕の同期制御信号４２の変化周期を微分
解析により検出し、検出した変化周期を基に受信速度を
受信速度制御部２１に設定する。 データ処理部２２は、受信速度制御部２１に設定され
た受信速度でデータを受信し、これを処理する。
【００２０】つまり、受信側通信装置２が、発信側通信
装置１からの送信速度を表す同期制御信号４２を解析す
ることにより受信速度を設定し同期を確立するので、送
信側の送信速度が変更されても、受信側がこれに対応し
て受信速度を設定することが可能となる。すなわち、第
１の発明によれば、同期速度が送信側通信装置の送信速
度により任意に定まるので、同期速度が任意速度に自動
的に可変する。
装置１からの送信速度を表す同期制御信号４２を解析す
ることにより受信速度を設定し同期を確立するので、送
信側の送信速度が変更されても、受信側がこれに対応し
て受信速度を設定することが可能となる。すなわち、第
１の発明によれば、同期速度が送信側通信装置の送信速
度により任意に定まるので、同期速度が任意速度に自動
的に可変する。
【００２１】（２）通信中に再同期する 以下、図２に示す通信システムを構成する要素間の相互
作用について、図３を参照しつつ説明する。送信側通信
装置１より回線３を介して受信側通信装置２に入力され
るデータフレームの波形は、例えば図３のデータフレー
ム４１に示すような波形となっている。なお、ここでは
同期制御信号４２およびインターバル信号４３は送信さ
れてこないものとする。
作用について、図３を参照しつつ説明する。送信側通信
装置１より回線３を介して受信側通信装置２に入力され
るデータフレームの波形は、例えば図３のデータフレー
ム４１に示すような波形となっている。なお、ここでは
同期制御信号４２およびインターバル信号４３は送信さ
れてこないものとする。
【００２２】ここで、信号変化検出手段２４は、データ
処理部２２に入力される信号波形を監視しており、その
入力波形の変化の時点を契機にして受信速度制御部２１
の出力クロックの発生タイミングを補正する。信号中に
は頻繁に波形の変化が存在するので、通信中においても
頻繁に同期タイミングの補正をすることができる。した
がって、第２の発明によれば、通信中に頻繁に再同期が
かかるので、データフレームにおける送信側の速度偏差
の影響を除去しながら受信することが可能になる。
処理部２２に入力される信号波形を監視しており、その
入力波形の変化の時点を契機にして受信速度制御部２１
の出力クロックの発生タイミングを補正する。信号中に
は頻繁に波形の変化が存在するので、通信中においても
頻繁に同期タイミングの補正をすることができる。した
がって、第２の発明によれば、通信中に頻繁に再同期が
かかるので、データフレームにおける送信側の速度偏差
の影響を除去しながら受信することが可能になる。
【００２３】
【実施例】（１）第１の実施例 本実施例は、図１に示すような通信システムにおいて、
まず、送信側通信装置１より同期速度と等しい速度で変
化する『・・・１０１０１・・・』の連続信号を送出す
る。そして次に、受信側通信装置２が、連続信号を送信
速度よりも速い速度（例えば１６倍）で微分解析し、そ
の解析結果により予め受信速度を自動的に設定してから
通信が開始されるものである。以下、図を参照しつつさ
らに詳細に説明する。
まず、送信側通信装置１より同期速度と等しい速度で変
化する『・・・１０１０１・・・』の連続信号を送出す
る。そして次に、受信側通信装置２が、連続信号を送信
速度よりも速い速度（例えば１６倍）で微分解析し、そ
の解析結果により予め受信速度を自動的に設定してから
通信が開始されるものである。以下、図を参照しつつさ
らに詳細に説明する。
【００２４】図４は、第１の実施例における受信側通信
装置の要部構成を示す図である。図５は、サンプリング
クロックとラッチクロックとの関係を示す図である。図
４を用いて、受信側通信装置２の構成について詳細に説
明する。２３は、通信回線３を介して送信側通信装置１
より送られてくるデータフレーム４１を動作クロックＣ
ＫS にてラッチするD-FF回路２３ａと、D-FF回路２３ａ
の出力レベルをラッチするD-FF回路２３ｂと、D-FF回路
２３ａとD-FF回路２３ｂとの出力レベルを比較するEOR
回路２３ｃと、EOR 回路２３ｃの出力によってリセット
されるまで動作クロックＣＫS を計数するカウンタ回路
２３ｄとによって構成される微分回路である。２１は、
カウンタ回路２３ｄの出力値を受信速度として設定する
ラッチ回路２１ａと、動作クロックＣＫS がラッチ回路
２１ａに設定された回数経過する毎に１回ラッチクロッ
クＣＫ1 を発する１／ｎ分周回路２１ｂとで構成される
受信速度制御部である。２２は、受信速度制御部２１か
らのラッチクロックＣＫ1 に同期して信号を受信するデ
ータラッチ回路２２ａと、データラッチ回路２２ａにラ
ッチされた値を受信データとして処理するデータ処理回
路２２ｂとによって構成されるデータ処理部である。
装置の要部構成を示す図である。図５は、サンプリング
クロックとラッチクロックとの関係を示す図である。図
４を用いて、受信側通信装置２の構成について詳細に説
明する。２３は、通信回線３を介して送信側通信装置１
より送られてくるデータフレーム４１を動作クロックＣ
ＫS にてラッチするD-FF回路２３ａと、D-FF回路２３ａ
の出力レベルをラッチするD-FF回路２３ｂと、D-FF回路
２３ａとD-FF回路２３ｂとの出力レベルを比較するEOR
回路２３ｃと、EOR 回路２３ｃの出力によってリセット
されるまで動作クロックＣＫS を計数するカウンタ回路
２３ｄとによって構成される微分回路である。２１は、
カウンタ回路２３ｄの出力値を受信速度として設定する
ラッチ回路２１ａと、動作クロックＣＫS がラッチ回路
２１ａに設定された回数経過する毎に１回ラッチクロッ
クＣＫ1 を発する１／ｎ分周回路２１ｂとで構成される
受信速度制御部である。２２は、受信速度制御部２１か
らのラッチクロックＣＫ1 に同期して信号を受信するデ
ータラッチ回路２２ａと、データラッチ回路２２ａにラ
ッチされた値を受信データとして処理するデータ処理回
路２２ｂとによって構成されるデータ処理部である。
【００２５】続いて図４の受信側通信装置２の動作を説
明する。まず微分回路２３が信号の変化周期を動作クロ
ックの計数値で出力し、次にこの計数値をデータ受信の
同期タイミング周期すなわちラッチクロックＣＫ1 の発
生周期とする受信速度制御部２１が動作クロックを上記
計数値回数だけ計数する毎にラッチクロックＣＫ1 を発
することで、データ処理部２２が同期して送信されてき
たデータを１〔ｂｉｔ〕ずつ受信する。
明する。まず微分回路２３が信号の変化周期を動作クロ
ックの計数値で出力し、次にこの計数値をデータ受信の
同期タイミング周期すなわちラッチクロックＣＫ1 の発
生周期とする受信速度制御部２１が動作クロックを上記
計数値回数だけ計数する毎にラッチクロックＣＫ1 を発
することで、データ処理部２２が同期して送信されてき
たデータを１〔ｂｉｔ〕ずつ受信する。
【００２６】図５に、動作クロックＣＫS とラッチクロ
ックＣＫ1 との関係を示す。図５のように、動作クロッ
クＣＫS はラッチクロックＣＫ1 の数倍（図では16倍）
の速度で変化している。ここで、本実施例ではこの動作
クロックＣＫS をサンプリングクロックとして用いて、
送信側から送られてくる同期制御信号４２の『・・・０
１０１０・・・』のビット配列の変化周期を計数する。
例えばデータフレーム中のあるビットB(n)が『１』レベ
ルのとき、この『１』レベルが次に『０』レベルになる
までのサンプリングクロックの回数がＡ〔回〕であると
き、制御回路２１ｂはＡ進カウンタとして機能する。ま
た、Ａ進カウンタとしての制御回路２１ｂの出力は、動
作クロックＣＫS Ａ回に１回でデータの受信タイミング
を指示する信号であるラッチクロックＣＫ1 として、デ
ータラッチ回路２２ａに入力される。
ックＣＫ1 との関係を示す。図５のように、動作クロッ
クＣＫS はラッチクロックＣＫ1 の数倍（図では16倍）
の速度で変化している。ここで、本実施例ではこの動作
クロックＣＫS をサンプリングクロックとして用いて、
送信側から送られてくる同期制御信号４２の『・・・０
１０１０・・・』のビット配列の変化周期を計数する。
例えばデータフレーム中のあるビットB(n)が『１』レベ
ルのとき、この『１』レベルが次に『０』レベルになる
までのサンプリングクロックの回数がＡ〔回〕であると
き、制御回路２１ｂはＡ進カウンタとして機能する。ま
た、Ａ進カウンタとしての制御回路２１ｂの出力は、動
作クロックＣＫS Ａ回に１回でデータの受信タイミング
を指示する信号であるラッチクロックＣＫ1 として、デ
ータラッチ回路２２ａに入力される。
【００２７】このような構成により、データフレームが
送信されてくる前に同期速度を自動的に決定し、この同
期速度に基づく受信速度によりデータの受信を開始する
ことが可能となる。 （２）第２の実施例 本実施例は、図２に示すような通信システムにおいて、
受信側通信装置２内に微分回路２４を設け、データフレ
ームの波形的な変化を常に監視し、通信中の波形変化の
タイミングを用いて受信タイミングクロックを補正（リ
セット）することにより、送信速度の偏差による受信タ
イミングずれを逐次補正しながら信号を受信するもので
ある。以下、図を参照しつつさらに詳細に説明する。
送信されてくる前に同期速度を自動的に決定し、この同
期速度に基づく受信速度によりデータの受信を開始する
ことが可能となる。 （２）第２の実施例 本実施例は、図２に示すような通信システムにおいて、
受信側通信装置２内に微分回路２４を設け、データフレ
ームの波形的な変化を常に監視し、通信中の波形変化の
タイミングを用いて受信タイミングクロックを補正（リ
セット）することにより、送信速度の偏差による受信タ
イミングずれを逐次補正しながら信号を受信するもので
ある。以下、図を参照しつつさらに詳細に説明する。
【００２８】図６は、本発明の第２の実施例を説明する
ための図である。図７は、オッドパリティとデータフレ
ームを説明するための図である。図８は、「2 out of
5」と呼ばれる信号形式を説明するための図である。図
６を参照しつつ、受信側通信装置２の構成を詳細に説明
する。２４は、通信回線３を介して送信側通信装置１よ
り送られてくるデータフレーム４１を動作クロックＣＫ
S にてラッチするD-FF回路２４ａと、D-FF回路２４ａの
値を動作クロックＣＫS にてラッチするD-FF回路２４ｂ
と、D-FF回路２４ａとD-FF回路２４ｂとの値を比較する
EOR 回路２４ｃとによって構成される微分回路である。
２１は、動作クロックＣＫS が１６回入力される毎に１
回ラッチクロックＣＫ1 を出力する受信速度制御部２１
である。２２は、受信速度制御部２１からのラッチクロ
ックＣＫ1 に同期して１〔ｂｉｔ〕ずつデータをラッチ
するD-FF回路２２ａと、D-FF回路２２ａラッチされてい
るデータを入力し処理するデータ処理回路２２ｂとから
なるデータ処理部である。
ための図である。図７は、オッドパリティとデータフレ
ームを説明するための図である。図８は、「2 out of
5」と呼ばれる信号形式を説明するための図である。図
６を参照しつつ、受信側通信装置２の構成を詳細に説明
する。２４は、通信回線３を介して送信側通信装置１よ
り送られてくるデータフレーム４１を動作クロックＣＫ
S にてラッチするD-FF回路２４ａと、D-FF回路２４ａの
値を動作クロックＣＫS にてラッチするD-FF回路２４ｂ
と、D-FF回路２４ａとD-FF回路２４ｂとの値を比較する
EOR 回路２４ｃとによって構成される微分回路である。
２１は、動作クロックＣＫS が１６回入力される毎に１
回ラッチクロックＣＫ1 を出力する受信速度制御部２１
である。２２は、受信速度制御部２１からのラッチクロ
ックＣＫ1 に同期して１〔ｂｉｔ〕ずつデータをラッチ
するD-FF回路２２ａと、D-FF回路２２ａラッチされてい
るデータを入力し処理するデータ処理回路２２ｂとから
なるデータ処理部である。
【００２９】次に、受信側通信装置２に入力される信号
波形について説明する。微分回路２４において、入力さ
れる信号波形は出来るだけ頻繁に変化することが望まし
い。なぜなら、信号の変化が頻繁であれは、それだけ頻
繁に受信タイミングの補正が行われることになり、デー
タの誤読の発生の恐れも減少することが言えるからであ
る。反対に、信号の波形が長時間に渡って無変化である
と（例えば『０』の連続）、その間は受信タイミングの
補正が行われないので送信速度の偏差の影響によるデー
タ誤読の恐れもそれだけ増大することが考えられる。
波形について説明する。微分回路２４において、入力さ
れる信号波形は出来るだけ頻繁に変化することが望まし
い。なぜなら、信号の変化が頻繁であれは、それだけ頻
繁に受信タイミングの補正が行われることになり、デー
タの誤読の発生の恐れも減少することが言えるからであ
る。反対に、信号の波形が長時間に渡って無変化である
と（例えば『０』の連続）、その間は受信タイミングの
補正が行われないので送信速度の偏差の影響によるデー
タ誤読の恐れもそれだけ増大することが考えられる。
【００３０】したがって、本実施例ではデータフレーム
の構成において、所定の時間内に信号波形が少なくとも
１回以上変化するような手段をとる。すなわち、本実施
例ではデータフレームの構成に「2 out of 5」と呼ばれ
る方法を採用する。この方法は、電子機器工業会（ＥＩ
Ａ）の規格の１つであるＲＳ−４６４にも採用されてい
る方法で、図８に示すようにデータフレーム中の任意の
連続した５つのビットのうち必ず２つが『１』となる配
列のみを用いる規則に則るという方法である。このよう
にすることで、もしこの規則にそぐわない配列が入力さ
れたときは、その時点でデータの誤読を発見することが
できるものである。
の構成において、所定の時間内に信号波形が少なくとも
１回以上変化するような手段をとる。すなわち、本実施
例ではデータフレームの構成に「2 out of 5」と呼ばれ
る方法を採用する。この方法は、電子機器工業会（ＥＩ
Ａ）の規格の１つであるＲＳ−４６４にも採用されてい
る方法で、図８に示すようにデータフレーム中の任意の
連続した５つのビットのうち必ず２つが『１』となる配
列のみを用いる規則に則るという方法である。このよう
にすることで、もしこの規則にそぐわない配列が入力さ
れたときは、その時点でデータの誤読を発見することが
できるものである。
【００３１】また、図７に示すように、データフレーム
を幾つかのセグメントに分割し、このセグメントの所定
ビット位置にオッドパリティと呼ばれる調整符号を付加
すると、所定の期間内に必ず波形の変化を発生させるこ
とができる。なお、オッドパリティは、例えばあるセグ
メント（#1 Segment）内に『１』のビットが偶数個存在
するときに『１』、反対に奇数個であれば『０』とする
ことで結果的にセグメントの中の『１』のビットが奇数
個になるような規則に則っている。
を幾つかのセグメントに分割し、このセグメントの所定
ビット位置にオッドパリティと呼ばれる調整符号を付加
すると、所定の期間内に必ず波形の変化を発生させるこ
とができる。なお、オッドパリティは、例えばあるセグ
メント（#1 Segment）内に『１』のビットが偶数個存在
するときに『１』、反対に奇数個であれば『０』とする
ことで結果的にセグメントの中の『１』のビットが奇数
個になるような規則に則っている。
【００３２】このように、信号の変化頻度を制御するこ
とによって、微分回路２４による受信速度の補正を、あ
る期間内において確実に行うことができるようになる。
すなわち、データの受信動作の誤動作率を予め所定の値
以下に設定することができるようになるので、データフ
レームの長さを長くしても送信速度の偏差によらずに誤
動作なく受信できるようになる。
とによって、微分回路２４による受信速度の補正を、あ
る期間内において確実に行うことができるようになる。
すなわち、データの受信動作の誤動作率を予め所定の値
以下に設定することができるようになるので、データフ
レームの長さを長くしても送信速度の偏差によらずに誤
動作なく受信できるようになる。
【００３３】つまり、上記のような構成によれば、信号
が変化する毎に微分回路２３が受信速度制御部２１の同
期タイミングにリセットをかけることにより、送信速度
に偏差があっても、これに対応してラッチクロックＣＫ
1 の発生タイミングが補正されるので、データのフレー
ムが長くてもデータを誤ったタイミングで受信すること
が未然に防止され、誤動作を生じにくくさせることがで
きる。
が変化する毎に微分回路２３が受信速度制御部２１の同
期タイミングにリセットをかけることにより、送信速度
に偏差があっても、これに対応してラッチクロックＣＫ
1 の発生タイミングが補正されるので、データのフレー
ムが長くてもデータを誤ったタイミングで受信すること
が未然に防止され、誤動作を生じにくくさせることがで
きる。
【００３４】
【発明の効果】以上説明したように、本発明による構成
によれば、同期速度が固定であり、前記速度の変更に伴
う調整が困難となるという欠点、および、データフレー
ムが長いとき、これに伴い速度の偏差による誤動作を起
こしやすくなるという欠点を改善し、調歩同期確立方式
においてあらゆる同期速度を設定可能とし得るように
し、同期速度の偏差を小さく抑えられるようにすること
が可能となる。また、システムを構成する機器の統一化
を図ることができ、機器の保守を行う場合の作業がきわ
めて簡便となり得るなど、係る通信システムの性能向上
に寄与するところが大きい。
によれば、同期速度が固定であり、前記速度の変更に伴
う調整が困難となるという欠点、および、データフレー
ムが長いとき、これに伴い速度の偏差による誤動作を起
こしやすくなるという欠点を改善し、調歩同期確立方式
においてあらゆる同期速度を設定可能とし得るように
し、同期速度の偏差を小さく抑えられるようにすること
が可能となる。また、システムを構成する機器の統一化
を図ることができ、機器の保守を行う場合の作業がきわ
めて簡便となり得るなど、係る通信システムの性能向上
に寄与するところが大きい。
【図１】第１の発明の原理を説明するための図であっ
て、シリアル通信システムの構成例を示している。
て、シリアル通信システムの構成例を示している。
【図２】第２の発明の原理を説明するための図であっ
て、シリアル通信システムの構成例を示している。
て、シリアル通信システムの構成例を示している。
【図３】本発明における信号形式の例を説明するための
図である。
図である。
【図４】第１の実施例における受信側通信装置の構成を
示す図である。
示す図である。
【図５】動作クロックとラッチクロックとの関係を示す
図である。
図である。
【図６】本発明の第２の実施例を説明するための図であ
る。
る。
【図７】オッドパリティとデータフレームを説明するた
めの図である。
めの図である。
【図８】「2 out of 5」による信号形式を説明するため
の図である。
の図である。
【図９】従来の調歩同期確立方式による通信システムの
構成例を説明するための図である。
構成例を説明するための図である。
【図１０】従来の調歩同期確立方式の信号形式を説明す
るための図である。
るための図である。
【図１１】送信速度の偏差と誤りラッチとの関係を説明
するための図である。
するための図である。
１ （送信側）通信装置 １１ 送信速度制御部 １２ データ送出部 １３ 同期制御信号送出手段 ２ （受信側）通信装置 ２１ 受信速度制御部 ２２ データ処理部 ２３ 信号解析手段 ２４ 信号変化検出手段 ３ 通信回線 ４ 信号波 ４１ データフレーム ４２ 同期制御信号 ４３ インターバル信号 ４４ 空き信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川見 繁 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】送信側通信装置（１）と受信側通信装置
（２）とを通信回線（３）を介して接続し、前記送信側
通信装置（１）のデータ送出部（１２）がデータフレー
ム（４１）を同期速度として予め送信速度制御部（１
１）に設定されている送信速度で通信回線（３）を介し
て受信側通信装置（２）に送出し、該受信側通信装置
（２）のデータ処理部（２２）が該データフレームを予
め受信速度制御部（２１）に設定されている受信速度に
よって該送信速度に同期して受信することによりシリア
ル通信を行う調歩同期確立方式において、 送信側通信装置内（１）に、実際のデータ送信に先立っ
て前記送信速度制御部（１１）に設定されている送信速
度を示す同期制御信号と、該同期制御信号の終了時点と
前記データフレームの開始時点との境界を識別し、デー
タ受信開始のタイミングをとるためのインターバル信号
とを、通信開始時にそれぞれの所定時間（Ｔ１，Ｔ２）
にわたって前記通信回線（３）に送出する同期制御信号
送出手段（１３）とを設け、 受信側通信装置内（２）に、前記同期制御信号を微分解
析して前記送信速度を検出することにより、受信速度制
御部（２１）に設定されている受信速度の値を該検出し
た送信速度の値に補正する同期制御信号解析手段（２
３）とを設けたことを特徴とする調歩同期確立方式。 - 【請求項２】送信側通信装置（１）と受信側通信装置
（２）とを通信回線（３）を介して接続し、前記送信側
通信装置（１）のデータ送出部（１２）がデータフレー
ムを同期速度として予め送信速度制御部（１１）に設定
されている送信速度で通信回線（３）を介して受信側通
信装置（２）に送出し、該受信側通信装置（２）のデー
タ処理部（２２）が該データフレームを予め受信速度制
御部（２１）に設定されている受信速度によって該送信
速度と同期して受信することによりシリアル通信を行う
調歩同期確立方式において、 受信側通信装置内（２）に、通信回線（３）を介して送
信側通信装置（１）より入力されるデータフレーム内の
レベルの変化を常時監視し、該変化を検出したタイミン
グをもって受信速度制御装置（２１）が発するデータ受
信指示のタイミングを補正する信号変化検出手段（２
４）を設けたことを特徴とする調歩同期確立方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023879A JPH05227251A (ja) | 1992-02-10 | 1992-02-10 | 調歩同期確立方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023879A JPH05227251A (ja) | 1992-02-10 | 1992-02-10 | 調歩同期確立方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227251A true JPH05227251A (ja) | 1993-09-03 |
Family
ID=12122738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023879A Pending JPH05227251A (ja) | 1992-02-10 | 1992-02-10 | 調歩同期確立方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227251A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704290B1 (en) | 1999-03-31 | 2004-03-09 | Nec Corporation | Transmission device and transmission method |
| US9036760B2 (en) | 2013-05-29 | 2015-05-19 | Denso Corporation | Receiving apparatus and method for detecting the number of bits of the same value in a received bit stream |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157658A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | Bit sampling controling system |
| JPS617756A (ja) * | 1984-06-22 | 1986-01-14 | Mitsubishi Electric Corp | 通信装置 |
| JPS63207244A (ja) * | 1987-02-23 | 1988-08-26 | Omron Tateisi Electronics Co | 調歩同期式のデ−タ伝送装置 |
| JPH0413337A (ja) * | 1990-05-01 | 1992-01-17 | Zexel Corp | シリアルデータのボーレイト判別方法 |
| JPH04200127A (ja) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-02-10 JP JP4023879A patent/JPH05227251A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157658A (en) * | 1981-03-25 | 1982-09-29 | Fujitsu Ltd | Bit sampling controling system |
| JPS617756A (ja) * | 1984-06-22 | 1986-01-14 | Mitsubishi Electric Corp | 通信装置 |
| JPS63207244A (ja) * | 1987-02-23 | 1988-08-26 | Omron Tateisi Electronics Co | 調歩同期式のデ−タ伝送装置 |
| JPH0413337A (ja) * | 1990-05-01 | 1992-01-17 | Zexel Corp | シリアルデータのボーレイト判別方法 |
| JPH04200127A (ja) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704290B1 (en) | 1999-03-31 | 2004-03-09 | Nec Corporation | Transmission device and transmission method |
| US9036760B2 (en) | 2013-05-29 | 2015-05-19 | Denso Corporation | Receiving apparatus and method for detecting the number of bits of the same value in a received bit stream |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4495617A (en) | Signal generation and synchronizing circuit for a decentralized ring network | |
| US4763339A (en) | Digital word synchronizing arrangement | |
| US4011511A (en) | Frequency-shift digital data link and digital frequency detection system | |
| US4158193A (en) | Data transmission test set with synchronization detector | |
| US4247936A (en) | Digital communications system with automatic frame synchronization and detector circuitry | |
| US5138634A (en) | Altered-length messages in interrupted-clock transmission systems | |
| US7116739B1 (en) | Auto baud system and method and single pin communication interface | |
| EP0214333A1 (en) | Channel monitoring circuit for use in a repeater station of a radio digital transmission system | |
| JP2005303385A (ja) | Ｄｓｒｃ通信回路及び通信方法 | |
| US5046074A (en) | Synchronization method and synchronization recovery devices for half-duplex communication | |
| JPH05227251A (ja) | 調歩同期確立方式 | |
| EP0319186B1 (en) | Synchronization failure detection | |
| US3458654A (en) | Circuit | |
| US4010325A (en) | Framing circuit for digital signals using evenly spaced alternating framing bits | |
| JPH0149062B2 (ja) | ||
| US5208840A (en) | Method and arrangement for detecting framing bit sequence in digital data communications system | |
| US4910755A (en) | Regenerator/synchronizer method and apparatus for missing-clock timing messages | |
| US5661736A (en) | Multiple use timer and method for pulse width generation, echo failure detection, and receive pulse width measurement | |
| EP0336945B1 (en) | Data link monitoring system | |
| US20240364442A1 (en) | Semiconductor device and electronic appliance | |
| JPH0425743B2 (ja) | ||
| KR950001927B1 (ko) | 디지탈 데이타 동기 신호 검출회로 | |
| JP2024130680A (ja) | 通信装置 | |
| JPS6352828B2 (ja) | ||
| KR100229967B1 (ko) | 언더샘플링을 이용한 다수 보팅 검출 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971021 |