JPH0522934B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は情報処理装置に係り、特に命令の実行
を制御する手段の構成法に関する。 〔発明の背景〕 情報処理装置の命令実行を制御するに当つて、
その制御手段として、ハードワイアドロジツクに
よる方法と制御ストレツジによる方法とが知られ
ている。ハードワイアドロジツクによる制御方法
は、処理速度が速い特徴を有しているが、一たび
処理装置が完成してしまうと、その後に発生する
処理装置の仕様変更や、仕様追加のたびに論理回
路の変更を伴なうという欠点がある。一方、制御
ストレツジによる制御方法の場合、速度はハード
ワイアドロジツクに比べて遅いが、仕様の変更、
追加にあつては、制御ストレツジ内の制御語を書
きかえれば良く、容易に追随できる利点がある。 高速な情報処理装置の典型的な制御構成法を第
１図及び第２図により説明する。 第１図は、情報処理装置の内部構成の概念図を
示す。図に於いて、１は命令解読ユニツト（Ｉユ
ニツト）、２は演算を実行する演算実行ユニツト
（Ｅユニツト）、３は主記憶およびそれを制御する
記憶制御ユニツト（SCユニツト）である。Ｉユ
ニツト１は、命令をSCユニツト３から読み出す
とともに、その命令語で指定されたオペランドを
SCユニツト３あるいは処理装置内部のレジスタ
から読み出しＥユニツト２へ送付する。 Ｅユニツト２は、Ｉユニツトから命令実行に必
要なデータ及び制御情報を受けとると、指定され
た命令の実行を行なう。この実行には四則演算、
論理演算、データ転送、装置内部の処理モードの
変更等が含まれる。 第１図の構成に於いて、Ｉユニツト１とSCユ
ニツト３はハードワイアドロジツクで制御され、
Ｅユニツト２は制御ストレツジで制御される。高
速な処理装置でこの様な制御方式がとられるの
は、Ｉユニツト１とSCユニツト３はその動作が、
命令解読と記憶制御という内容に限定されている
こと、装置の高速性を追及するには、この部分は
パイプライン制御を実施する必要があり、制御ス
トレツジ方式には向かないということが挙げられ
る。 一方、Ｅユニツト２は、演算実行を全て行なう
から、動作の種類も多岐多様になり、装置の仕様
変更にそくして柔軟な制御構造にしておく必要か
ら、制御ストレツジによる制御方法がとられてき
た。 第２図はＥユニツト２での従来の制御ストレツ
ジによる制御方法の概念図を示す。図に於いて、
４はＥユニツト内にサブユニツトである制御スト
レツジ部を示す。この中にはアドレスレジスタ
（CSAR）６、制御ストレツジ本体（CS）７、読
み出しデータレジスタ（CSDR）８を含む。５は
被制御演算部で、この中にはデコーダ９を含む。 命令の実行開始時、Ｉユニツト１から信号線１
０２を介して、命令の実行のためのCS先頭アド
レスをもらうと、それをCSAR６にセツトし、１
サイクルの間に、該CSAR６の内容でCS７をア
クセスし、該CS７から読み出したマイクロ命令
をCSDR８にセツトし、信号線１０１を介して、
これを被制御部５に送付する。Ｅユニツトで実行
中の命令がマイクロ命令を数ステツプ使用する場
合は、次のCSアドレスがCSDR８の一部に現わ
れ、これを信号線１００を介してCSAR６に供給
する。信号線１０１は被制御部５内でデコーダ９
に接続され、マイクロ命令をデコードし、その出
力に制御信号を発生させる。デコーダ９は図では
１つしか示していないが、実際には、１つのマイ
クロ命令は複数個のフイールドから成り、したが
つてデコーダ９はそのフイールド分だけ存在する
ことになる。また、CSAR６に入力される信号線
１０３は、割り込み等の例外ケース発生時に、そ
のマイクロ命令シーケンスの先頭を指すものであ
り、Ｅユニツト２内の制御論理が例外状態を検出
したときに送付するものである。 ところで、近年Ｅユニツトを制御ストレツジで
制御する方式を取つた場合、半導体、実装技術と
いつた基本的なテクノロジーの技術進歩に追随し
ていけない傾向にある。半導体技術の進歩は、ゲ
ートアレイについていえば、LSIチツプ内に収容
するゲート数の増加と、スイツチングスピードの
高速化をもたらす。ストレツジを構成するRAM
LSIについていえば、チツプ当たりの収容記憶能
力の増加とそのアクセスタイムの向上がはかれ
る。 一般の論理部分、例えば第２図に於けるCSの
被制御部分５については、ゲートアレイの進歩に
より、従来より少ないLSI数で論理回路を構成す
ることができる。この結果、LSI内のゲートのス
イツチングスピードとLSI間の実装距離の短縮に
より性能向上に寄与させることができる。これに
対し、CS部４では、一般論理に於ける程、処理
速度の増加は期待できない。これは、RAMチツ
プ内に収容できる記憶素子の数が、記憶素子の巾
ではなく、記憶深長という面で増加するからであ
る。すなわち、あるテクノロジーでPAMチツプ
内の記憶素子が、読み出しデータ巾、書き込みデ
ータ巾が１ビツトで、その中の記憶素子数がＡビ
ツトであつたとすると、その後のテクノロジーに
よる集積度の進歩は、データ巾が同一で、その中
の記憶素子数が4Aビツトになるといつた形で実
現される。一方、制御ストレツジから読み出すマ
イクロ命令の巾、すなわち、第２図のCSDR８の
巾はテクノロジーによらず、処理方式の論理方式
により定まる。例えば、CSDR８の巾が64ビツト
であるなら、テクノロジーの進歩のいかんにかか
わらず64個のRAMチツプを使用することとな
る。このことはCS部４では、RAMチツプ自身の
アクセス時間の短縮は期待できるが、被制御部５
に於ける程、チツプ間実装距離の短縮を期待でき
ないということを意味する。 この結果、Ｅユニツトの構成を第２図の様な従
来通りのCS制御構成とすると、処理速度のネツ
クがCS部周辺で発生してしまう危険がある。こ
れを避けるには、ハードワイアド制御方式とし、
制御論理を被制御論理部５内に分散して配置すれ
ば良いのだが、こうすると、装置の仕様変更への
追随性が悪くなる。 〔発明の目的〕 本発明の目的は、演算実行ユニツトに論理制御
構造の柔軟性を保つべく制御ストレツジ方式を採
用しながら、かつ処理速度のネツクがCS部周辺
とならない制御方式を提供することにある。 〔発明の概要〕 本発明では演算実行ユニツト（Ｅユニツト）
に、ハードワイアド論理による制御方式と制御ス
トレツジとが混在する制御方式を使用する。この
場合、処理速度を重視する命令では、ハードワイ
アド論理により命令の実行は高速に行なわれる。
命令の実行手順が複雑な命令では、制御ストレツ
ジ（すなわちマイクロ命令）により制御される。
さらに、Ｅユニツトがマイクロ命令によつて制御
されている状況にかんがみ、マイクロ命令からハ
ードワイアド制御論理の出力と等価な制御信号を
発生させるか、もしくは、マイクロ命令からハー
ドワイアド論理を起動させる手段を持つ。これに
より、従来技術に於けると同様、処理装置の動作
仕様の変更といつた場合に於いても、制御ストレ
ツジ内のマイクロ命令を入れ替えるだけで対処し
得る。 Ｉユニツトにて命令が解読されると、Ｅユニツ
トのハードワイアド制御論理に起動がかかる。同
時に、制御ストレツジ部に対してもマイクロ命令
を読み出すためのアドレスを送られる。高速性を
要求される命令では、ハードウエア制御論理自身
で、その命令の実行制御を完了し、その次の命令
がまたハードウエア制御論理に対し起動される。
処理内容が繁雑な命令乃至差程の高速性を要求さ
れない命令では、命令開始時点はハードワイアド
論理に起動がかかるが、その後１乃至数サイクル
の後マイクロ命令に制御が渡る。この後、マイク
ロ命令が命令実行を完了するまで制御し続ける。
この際、ハードワイアド制御論理の一部を起動し
た方が、処理上、速度上、有利な場合がある。例
えば、乗算命令がハード制御の場合、そのハード
制御部分をマイクロ命令から起動する。ただし、
実行制御の進行管理はマイクロ命令にあり、起動
されるハードワイアド制御論理の一部に対しての
み起動がかけられ、命令開始時にハードワイアド
論理全体に起動がかかつたのと事情が異なる。 〔発明の実施例〕 第３図に本発明を実施した場合のＥユニツトの
概略構成図を示す。図に於いて、４は制御ストレ
ツジ部であり、第２図の４と同じ構成要素を持
つ。１１はハードワイアド論理回路によるＥユニ
ツト制御論理部、５はＥユニツトの他の論理回路
で演算器、レジスタ割り込み検出回路等を含む。 命令開始時点に信号線１０４を介し、Ｉユニツ
トが命令コードをハードワイアド制御論理部１１
に送り込む。同様にマイクロ命令に制御が渡る場
合、信号線１０２を介してマイクロ命令の第１ス
テツプのアドレスが制御ストレツジ部４に送られ
る。命令の実行が開始すると、ハードワイアド制
御論理部１１は命令コードを解読してインタフエ
ース１０６に制御信号を発生させ、Ｅユニツトの
被制御論理部５を動かす。もし、命令がハードワ
イアド制御論理部１１だけで制御し切れるものな
ら、マイクロ命令に制御を移すことなく命令の実
行が完了し、次の処理のため新たな命令コードが
Ｉユニツトから送られてくる。実行する命令がマ
イクロ命令制御をともなうものである場合は、ハ
ードワイアド制御論理部１１が命令開始時点で起
動され、ついで１〜数サイクルの動作後、マイク
ロ命令を起動する。この時、ハードワイアド制御
論理部１１の出力インタフエース１０６中の信号
線１０９が“１”となる。この信号線１０９を
TOCS信号線と以後呼ぶ。TOCS信号線１０９が
“１”になると、被制御論理部５内のCS起動管理
部が動作を開始し、信号線１１１を介して制御ス
トレツジ部４のマイクロ命令読み出しを制御す
る。同時に、被制御論理部５は、制御ストレツジ
部４からの出力であるCSDRの内容を信号線１０
１を介して受けとり、以後、命令終了まで制御ス
トレツジ部４から制御を受けることとなる。 第４図はハードワイアド制御論理部１１の構成
例を示す。図に於いて、信号線１０８はマイクロ
命令から起動される場合“１”となる信号線であ
り、命令開始時には“０”となつている。信号線
１０８については、第３図の信号線１０５ととも
にマイクロ命令による再起動として後述する。命
令開始時、信号線１０４を介してＩユニツトから
命令コードが送られてくるが、信号線１０８が
“０”ということで、これを命令コードレジスタ
１２にセツトする。この内容は、デコーダ１３に
入力され、命令コードに対応して演算ユニツト各
部を動作させるための制御信号群がインタフエー
ス１０６に出力される。インタフエース１０６は
TOCS信号線１０９と他の制御信号線群１１０か
らなる。また、該ハードワイアド制御論理部１１
の制御サイクルが数サイクルに及ぶ場合、命令に
応じてシフトレジスタ群１４，１５を駆動する。
シフトレジスタ１４，１５は、演算に必要なサイ
クル数を管理するレジスタであり、その出力はデ
コーダ１３に戻される。これにより、デコーダ１
３は各サイクルに必要な制御信号を命令コードと
シフトレジスタ群１４，１５で示されるサイクル
数とにより適時発生せしめる。この制御信号の発
生方法については後述する。 第５図に被制御論理部５がハードワイアド制御
論理部１１とマイクロ命令の両方から制御される
模様をメインアダーを例にとつて説明する。 第５図において、１６，１７，１８，１９はワ
ークレジスタ、２３はメインアダーである。この
論理ブロツクでは、ワークレジスタ１６，１７，
１８，１９の内のどれか２つがメインアダー２３
に入力され、該メインアダー２３に於いて加減算
あるいは論理演算が行なわれ、その結果が該当ワ
ークレジスタに戻される。各ワークレジスタは、
装置内の他の部分と入出力関係を持つが、第５図
では簡単のため省略してある。 この論理ブロツクを制御するためには、３種の
制御信号が必要である。第１はメインアダー２３
に入力されるワークレジスタを選定する制御信号
であり、これはデコーダ２１から得られる。第２
はメインアダー２３で行なう演算を指定する制御
信号であり、これはデコーダ２２から得られる。
最後は演算結果を格納するレジスタの選択であ
り、これはデコーダ２０より得られる。デコーダ
２０〜２２には、ハードワイアド制御論理部１１
の出力信号線１１０と制御ストレツジ部４の出力
線すなわちCSDR出力線１０１が入力される。さ
らに、デコーダ２０〜２２には、これら２組の信
号線の内いずれか一方が入力される様アンドゲー
ト２４が機能する。すなわち、アンド回路２４の
出力が“１”のとき、デコーダ２０〜２２には制
御ストレツジ部４のCSDR１１０の出力線１０１
が、“０”のときハードワイアド制御論理部１１
の出力線１０１が入力される。 AND回路２４の入力の内、信号線１０８はマ
イクロ命令がハードワイアド制御論理部１１を起
動するとき“１”となるもので命令開始時点は
“０”になつている。信号線１０８は当面“０”
とし、インバータ２４′の出力は“１”であると
する。信号線１１１はマイクロ命令による制御状
態のとき“１”となるCS選択線であり、命令開
始時はやはり“０”となつている。これにより、
命令開始時はANDゲート２４の出力は“０”と
なつているから、ハードワイアド制御論理部から
の出力インタフエース１１０がデコーダ２０〜２
２に入力される。実行中の命令がハードワイアド
制御論理だけで終結してしまうなら、信号線１１
１は“０”のままであるが、制御ストレツジ部４
のマイクロ命令に制御が渡るものなら、ハードワ
イアド制御論理部１１は、TOCS信号線１０９を
“１”にする。この信号線が“１”になるとCS選
択線１１１が“１”となり、従つてAND回路２
４の出力が“１”となり、デコーダ２０〜２２に
は、マイクロ命令を実行すべく制御ストレツジ部
４のCSDR出力線１０１が入力され、以後、第５
図の論理ブロツクはマイクロ命令により制御され
ることとなる。同時に、CS選択線１１１は以後
命令が終了するまで“１”となり続け、命令終了
時に次の命令開始に備えるべく“０”となる。 次に、第４図のハードウエア制御論理部内のデ
コーダ１３の動作を、第５図の論理ブロツクを用
いて２進10進変換命令を実行する場合を例に説明
する。変換動作は32ビツトの２進数を10進数に変
換するとする。この命令の処理には、第５図のワ
ークレジスタ、メインアダーの他にもシフタも使
われるが、第５図では省略されている。演算処理
は以下の通り実行される。命令の開始時点、符号
付２進数がワークレジスタ１７にセツトされてい
るとする。 第１ステツプ：ワークレジスタ１７の内容をメイ
ンアダー２３に入力し、２の補数を
とる。ワークレジスタ１７の内容を
シフタに送り、０ビツトのシフト
（事実上、シフトなし）を行なう。
ワークレジスタ１７の内容が正なら
シフタ出力を、負ならメインアダー
２３の出力をワークレジスタ１７に
再セツトする。しかして、２進数絶
対値がワークレジスタ１７にシフト
される。同時に２進数の符号ビツト
を演算制御用ラツチにセツトする。 第２ステツプ：ワークレジスタ１７の内容をシフ
タに送り、左１ビツトシフトする
（２進数先頭ビツトが、シフタの第
０ビツト目にくる）。１ビツト左シ
フトした結果をワークレジスタ１７
にセツトする。ワークレジスタ１６
とワークレジスタ１８を“０”クリ
アする。 第３〜33ステツプ：ワークレジスタ１６と１８の
データをメインアダー２３に入力
し、該ワークレジスタの下から第４
ビツト目から第５ビツト目へ前サイ
クルのシフタの先頭ビツトを入力
し、２進10進変換を行なう。ワーク
レジスタ１７の内容はシフタに送
り、１ビツト左シフトする（次サイ
クルで変換する２進数をシフタの先
頭に持つて行くため）。メインアダ
ー２３の演算結果をワークレジスタ
１６と１８に戻す。シフタの１ビツ
ト左シフトした結果をワークレジス
タ１７にセツトする。 第34ステツプ：ワークレジスタ１６をメインアダ
ー２３に入力し、第１ステツプでセ
ツトしておいた演算制御ラツチを参
照して、10進の正負符号をメインア
ダー２３の出力に埋め込む。その結
果をワークレジスタ１６にセツトす
る。 第35ステツプ：ワークレジスタ１６の内容をSC
ユニツトに送り、演算結果をストレ
ツジに書き込む。 ここで第３〜33ステツプの２進化10進変換の概
要は次の通りである。ワークレジスタ１６と１８
から送られる前サイクルの演算結果を用い、メイ
ンアダー２３で前サイクル結果を10進２倍する。
シフタの先頭ビツトから下４ビツト目からのキヤ
リーに入れるデータは今サイクルに加算される２
進数である。10進２倍は以下の様である。ワーク
レジスタ１６と１８からは同一のデーダがくる。
この内、ワークレジスタ１６のデーダは左１ビツ
トシフトされる。もし、あるデイジツトの値が０
〜４なら２倍した値は左１ビツトシフトしたもの
と一致する。５〜９なら６を加え込むことによつ
て上位デイジツトヘキヤリーを伝えるとともに、
そのデイジツトは２進化10倍の正しい結果を得
る。このため、ワークレジスタ１８のデーダは各
デイジツトごとに調べられ、０〜４なら“０”
を、５〜９なら“６”を出力するようメインアダ
ー２３の入力で操作される。この結果が左１ビツ
トシフトされたワークレジスタ１６の内容と２進
加算がとられ、かくて10進２倍の結果がえられ
る。 以上の動作を、ワークレジスタ１６，１７，１
８のセツトとメインアダー２３への入力条件とメ
インアダー２３の演算条件とについて整理すると
第１表の様になる。

【表】

〔発明の効果〕

本発明によれば、高速な制御論理と低速だが柔
軟性のある制御論理とにより制御可能な制御論理
が得られ、これにより装置の仕様変更に追随でき
る高速な制御方式を得ることができる。

【図面の簡単な説明】

第１図は情報処理装置の全体構成図、第２図は
従来の制御ストレツジによる演算実行ユニツトの
概念図、第３図は本発明による演算実行ユニツト
の概念図、第４図は第３図のハードワイアド制御
論理部の構成図、第５図は第３図における被制御
論理部の一例を示す図、第６図は第４図のデコー
ダ部の詳細図、第７図は第３図の制御ストレツジ
と被制御論理部の関係を示す図、第８図は第７図
のCS起動回路の詳細図、第９図及び第１０図は
本発明の動作を説明するタイミング図である。 １…命令解読ユニツト、２…演算実行ユニツ
ト、３…記憶制御ユニツト、４…制御ストレツジ
部、５…被制御論理部、１１…ハードワイアド制
御論理部。

Claims (1)

1. 【特許請求の範囲】 １ 記憶装置のアクセスを制御する記憶制御ユニ
   ツトと、記憶制御ユニツトにより読み出された命
   令の解読を行う命令解読ユニツトと、命令解読ユ
   ニツトから命令実行に必要なデータ及び制御情報
   を受け取り指定された命令の実行を行う命令実行
   ユニツトを具備してなる情報処理装置において、 前記命令実行ユニツトは、被制御論理部と、ハ
   ードワイアド論理による制御形式をとる第１制御
   信号発生手段と、マイクロプログラムによる制御
   形式をとる第２制御信号発生手段とからなり、 前記第１制御信号発生手段は、前記命令解読ユ
   ニツトから命令コードを受け取り、命令実行開始
   時点から終了まで制御信号を発生して前記被制御
   論理部を制御する機能と、命令の種別により前記
   第２制御信号発生手段に制御を移す機能を有し、 前記第２制御信号発生手段は、前記命令解読ユ
   ニツトからマイクロプログラムアドレスを受け取
   り、前記第１制御信号発生手段から制御が移され
   ると、前記マイクロプログラムアドレスによりマ
   イクロ命令を順次読み出して命令終了まで制御信
   号を発生して前記被制御論理部を制御する機能
   と、マイクロ命令により再び前記第１制御信号発
   生手段に制御を移す機能を有し、 さらに前記第１制御信号発生手段は、前記第２
   制御信号発生手段のマイクロ命令に応じて、再び
   制御信号を発生して前記被制御論理部を制御し、
   それが終了すると前記第２制御信号発生手段に制
   御を返す機能を有することを特徴とする情報処理
   装置。