JPS6126089B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はパイプライン先行制御を行なう情報処
理装置に関する。 情報処理装置の高速化として演算方式の改善、
緩衝記憶方式の採用または命令の実行と先行して
後続の命令の読出し、さらには後続命令のための
オペランドの読出しを行なう先行制御方式の採用
がなされている。 先行制御方式の発展した１つの形態として、い
わゆるパイプライン制御方式がある。この方式と
して昭和48年４月20日オーム社発行の刊行物「計
算機システム技術」（元岡達編）第93ページ〜第
105ページを参照できる。パイプライン制御方式
を採用している情報処理装置では、命令の実行に
おいて、例えば、命令の取出し、命令の解読、ア
ドレス計算、緩衝記憶装置の読み出しおよび命令
実行動作はクロツクにより同期化され、論理ユニ
ツト（以下パイプライン制御段）のそれぞれの段
で別個に行なわれる。すなわち、あるパイプライ
ン制御段で所定の動作を終えると、後続の制御段
に動作結果を送り込むと同時に、前段のパイプラ
イン制御段から次の命令に関する入力情報を受け
取る。このようなパイプライン制御方式では、１
つの基本的な命令の実行時間は、その命令がパイ
プラインの第１制御段に入力されてから、最終制
御段で処理されるまでのクロツク数、すなわち、
パイプラインの段数で決まるのではなく実効的に
１つのパイプライン制御段を通り抜けるに要する
時間（１クロツク）に近いものとなる。上述のよ
なパイプライン制御方式の情報処理装置で、性能
向上を追求するとき、パイプライン制御段の１段
当りの性能を減らして１クロツクの所要時間を短
縮し、逆にパイプライン制御段数を増やすように
することもできる。 一方分岐命令の場合 “命令取出し→命令デコード→アドレス計算→
そのアドレスによる緩衝記憶装置へのアクセス→
分岐先命令の取出し”からなる分岐動作の時間そ
のものを短縮する必要がある。パイプライン制御
方式を採用している場合、この分岐命令の実行時
間は、

【表】 〓数 〓
で表わされ、第２項はあきらかにパイプラインの
段数に依存している。 基本的な演算命令の高速化のために、クロツク
間隔の短縮に伴なつてパイプライン段数を増加す
ると、分岐動作もパイプライン制御段を歩進させ
るクロツクで同期化されているため分岐動作を実
行するに必要なパイプライン段数が増えて“同期
化損”が累積されることになり、前述の積で表わ
される分岐動作の実行時間はむしろ大きくなる。
ここでいう“同期化損”とは次のようなことから
発生する。 (1) パイプライン周期（クロツク）を決めると
き、パイプライン制御段を構成するもののう
ち、遅延時間が最大のものに設定することにな
り、その他のパイプライン制御段は、１周期の
クロツク時間に無駄な遊びができる。分岐動作
を実行するときには複数のパイプライン制御段
を介してその過程で、このような無駄な遊びが
あるパイプライン制御段を通過することにな
る。 (2) クロツクで同期化する場合、部品、負荷の特
性のばらつき等によるクロツク位相のずれが発
生しうるが、クロツク周期を決めるときその影
響を吸収する遅延時間の余裕を見込まなければ
ならない。また、パイプライン制御段毎のレジ
スタを構成するフリツプフロツプは基本的には
情報の保持機能しかなく、前述の分岐動作
（“命令取出し→……→分岐先命令の取出し”）
の論理的処理とは必須のものではない。このフ
リツプフロツプの設定保持用遅延時間は、クロ
ツク周期を決めるときの最大遅延時間に含ませ
なければならない。すなわち、ｎ段のパイプラ
イン制御段を通り抜けるとき、ｎ個のクロツク
位相のばらつきの保証の時間およびｎ個のフリ
ツプフロツプの設定保持用時間が加算される。 以上のように、従来のパイプライン制御方式に
おいては、基本的命令の高速化のためにクロツク
周期を短縮しこれに伴つてパイプライン段数を増
加させると、分岐動作が遅くなるという欠点があ
る。 本発明の目的は、情報処理装置の高速化のため
にパイプライン段数を増加させた場合に生じる分
岐動作に必要なクロツク数を減少させた情報処理
装置を提供することにある。 本発明の装置は、外部からの命令を解読する命
令解読手段と、 第１緩衝記憶回路および複数のパイプライン制
御段を有し前記命令解読手段で解読された命令が
分岐命令でないときには主記憶装置をアクセスす
るためのアドレスを生成し、このアドレスで指定
されるオペランドが前記第１緩衝記憶回路に格納
されているか否かの検索動作を前記複数のパイプ
ライン制御段で行なうオペランド先行制御手段
と、 このオペランド先行制御段のパイプライン制御
段に接続され命令を実行する命令実行手段と、 第２緩衝記憶回路を有し前記命令解読手段で解
読された命令が分岐命令であるときは前記オペラ
ンド先行制御手段とは独立して前記主記憶装置を
アクセスするためのアドレスを生成しこのアドレ
スで指定される分岐先命令が前記第２緩衝記憶回
路に格納されているか否かの検索動作を行なう分
岐制御手段と、 この分岐先制御手段により前記分岐先命令が前
記第２緩衝記憶回路から検索されたときは前記命
令解読手段に前記分岐先命令を同期用クロツクに
無関係なタイミングで供給するとともに前記分岐
先命令が前記命令解読手段に供給されるまでの間
前記分岐命令を前記命令解読手段に保持するよう
に制御する手段とから構成されている。 次に本発明について図面を参照して詳細に説明
する。 第１図における本発明の命令デコード段は32ビ
ツトの命令レジスタ１、32ビツト×16語のインデ
ツクスレジスタ２、32ビツト×16語のベースレジ
スタ３、命令レジスタ１の命令コード（OP）を
解読する命令デコーダ４から構成されている。オ
ペランド先行制御ユニツト５は、ブロツク１１〜
４３から構成され、その内、アドレス計算制御段
は、レジスタ１１〜１５と、３入力の第１アドレ
ス加算器１６とから構成される。また、緩衝記憶
索引制御段はレジスタ２１，２２および２３と、
第１デイレクトリアレイ２４からなり、レジスタ
２３には、オペランドを指定する主記憶装置（図
示せず）のアドレスを保持する。 緩衝記憶読出制御段は、レジスタ３１，３２お
よび３３と、第１緩衝記憶データ部３４から構成
され、データ転送制御段は、レジスタ４１，４２
および４３から構成されている。実行ユニツト
は、レジスタ５１，５２および５３，32ビツトの
演算器５５および32ビツト×16語の実行レジスタ
（ER）５４から構成されている。分岐先行制御ユ
ニツト６は３入力の第２アドレス加算器６０、第
２緩衝記憶回路の第２デイレクトリアレイ６１、
このアレイに対応した第２緩衝記憶データ部６
２、デイレクトリの比較とデータの選択とを行な
う命令ブロツク選択器６３、命令バツフアレジス
タ６４、命令選択器６５、プラス１機能を有する
32ビツトの命令アドレスカウンタ６６および命令
アドレス選択器６７から構成されている。 本実施例における命令語は、第１図の命令レジ
スタ１内に示しているように、８ビツトの命令コ
ード部（OP）、４ビツトの実行レジスタ指定部Ｒ
１、主記憶装置上のオペランドのアドレスを推定
するための４ビツトのインデツクスレジスタ推定
部（×２）、４ビツトのベースレジスタ指定部Ｂ
２、12ビツトのデイスプレースメントＤ２から構
成されている。命令が命令レジスタ１に設定され
ると、命令レジスタ１のインデツクスレジスタ指
定部×２およびベースレジスタ指定部Ｂ２でそれ
ぞれインデツクスレジスタ２およびベースレジス
タ３に読み出される。同時に、命令レジスタ１に
格納された命令コード（OP）が命令デコーダ
（DCD）４で解読され、その結果非分岐関係の命
令（例えば演算レジスタＲ１の内容と、アドレス
（B2）＋（X2）＋D₂で指定される主記憶上のデータ
と演算して演算レジスタＲ１へ戻す命令）と解釈
されると、インデツクスレジスタ２およびベース
レジスタ３の読出し出力がレジスタ１４および１
５に送られ、デイスプレースメントD₂もレジス
タ１３に送られる。このとき、実行レジスタ
（ER）５４の指定をする実行レジスタ指定部Ｒ１
をレジスタ１２に、実行ユニツトでの演算の種類
の指定（例えば固定小数点加算）をデコーダ
（DCD）４に基づいて作成しレジスタ１１に格納
する。パイプラインで構成されているオペランド
先行制御ユニツト６のアドレス計算制御段のレジ
スタ１３，１４および１５に新しく指定された情
報は、第１アドレス加算器１６で加算され32ビツ
トの主記憶装置上のアドレスが作成され、パイプ
ラインの次の緩衝記憶索引制御段のレジスタ２３
に格納される。同時にレジスタ１１および１２の
内容がレジスタ２１および２２に格納される。レ
ジスタ２３に格納された主記憶装置上のアドレス
は、第１デイレクトリアレイ２４の入力となり、
第１緩衝記憶データ部３４のアドレスが作成さ
れ、緩衝記憶読出制御段のレジスタ３３に格納さ
れる。この時同時にレジスタ２１および２２の内
容はレジスタ３１および３２に格納される。パイ
プラインの緩衝記憶読出制御段ではレジスタ３３
の内容で第１緩衝記憶データ部３４の内容を読出
し、レジスタ３１，３２の内容をレジスタ４１，
４２へ送るのと同時に１語（32ビツト）のデータ
をデータ転送制御段のレジスタ４３に格納する。
パイプラインのデータ転送制御段は緩衝記憶部か
ら実行ユニツトへの、命令やデータの組合された
情報を転送する。実行ユニツトが次の命令を受け
つけ可能になつている状態において、レジスタ４
１，４２，４３の内容が実行ユニツトのレジスタ
５１，５２および５３は転送される。実行ユニツ
トでは、レジスタ５２で指定された番地の実行レ
ジスタ５４からのデータとレジスタ５３に格納さ
れているデータとを演算器５５でレジスタ５１で
指定された演算（例えば、固定小数点加算）し、
その結果をレジスタ５２で指定されている実行レ
ジスタ５４に戻して命令の実行を終了する。 パイプラインの緩衝記憶索引制御段と緩衝記憶
読出制御段からなる第１緩衝記憶回路のより詳細
な動作を第２図を参照しながら説明する。第２図
で実現されている第１緩衝記憶回路は、主記憶装
置上にある主としてオペランドの内、比較的使用
頻度の高いブロツクを保持するように構成されて
いるセツトアソシアテイブ方式の緩衝記憶回路で
ある。セツトアソシアテイブ方式の緩衝記憶回路
の動作原理は「COMPUTER GROUP NEWS，
MARCH，1969“CONCEPTS FOR BUFFER
STORAGE”第９頁〜第13頁」を参照できる。
レジスタ２３は32ビツトの主記憶装置上のアドレ
スを格納する。 このアドレスは３つの部分に分割されて緩衝記
憶索引段で挨われる。ビツト０〜２０はタグ番
号、ビツト２１〜２８はセツト番号およびビツト
２９〜３１は語番号と呼ぶ。第１デイレクトリア
レイ２４は、４つのアドレスアレイ２４１０〜２
４１３と１つのリプレイスアルゴリズム情報部２
４１４を有している。各アドレスアレイは21ビツ
トのタグ番号と１ビツトの有効表示ビツト保持し
ており、リプレイスアルゴリズム情報部２４１４
共々レジスタ２３のビツト２１〜２８でアドレス
される０〜２５５番地の記憶回路を有している。
すねわち、第１デイレクトリアレイ２４は、256
×４＝1024ブロツクの主記憶装置上のアドレス情
報を格納することができる。１ブロツクは８語で
あり、これが、主起憶装置のデータが、第１緩衝
記憶回路へ割当てられる単位であり、かつ、主記
憶装置から第１緩衝記憶回路への転送単位であ
る。レジスタ２３のセツト番号（ビツト２１〜２
８）の８ビツトで読み出されたアドレスアレイ２
４１０〜２４１３の出力の内のタグ番号の部分と
それぞれレジスタ２３のタグ番号（ビツト０〜２
０）とが比較器２４２０〜２４２３で比較され、
一致出力と各アドレスアレイの有効表示ビツトと
の論理積がアンドゲート２４３０〜２４３３でと
られる。レジスタ２３で指定された主記憶装置上
のアドレスに対応するブロツクが第１緩衝記憶回
路に保持されていると、これらの４つの出力の
内、１つが論理“１”他が論理“０”になり、そ
れはエンコーダ２４４で２ビツトのアドレスアレ
イ番号にコード化されて、レジスタ２３のセツト
番号や語番号とともにレジスタ３３に格納され
る。ゲート２４３０〜２４３３の出力が全て論理
“０”の場合オアゲート２４５の出力線２４５１
が論理“０”になり、レジスタ２３で指定された
主記憶アドレスに対応するデータブロツク（８
語）が、第１緩衝記憶回路３４に保持されていな
いことを表わしている。この場合、同時に第１デ
イレクトリアレイ２４から読まれているリプレイ
スアルゴリズム情報部２４１４の出力を使用し
て、４つのアドレスアレイの内の１つを選択し、
そこにレジスタ２３のタグ番号を登録し、有効表
示ビツトを論理“１”にしかつ対応する主記憶装
置上のデータを１ブロツク読出して、レジスタ３
３のビツト１９〜２８のブロツクへ書込まれる。
これらの動作の詳細は、セツトアソシアテイブ方
式の緩衝記憶回路の通常の動作であり、本発明の
本質には直接には関係しないので具体的な説明は
省略する。レジスタ３３に格納された情報は、理
解の便宜上、２ビツトのアドレスアレイ番号（ビ
ツト１９や２０）と８ビツトのセツト番号（ビツ
ト２１〜２８）からなる10ビツトのブロツク番号
とブロツク内の語番号（ビツト２９〜３１）から
なる。 本実施例では、第１緩衝記憶データ部３４は13
ビツトのレジスタ３３でアクセスされる8192語の
データを有しており、レジスタ３３にアドレスが
与えられると次段のレジスタ４３に転送可能とな
るとき１語のデータを転送させる。 次に、第１図にもどつて分岐先行制御ユニツト
６の動作について詳細に説明する。 命令が命令レジスタ１に格納されると、命令デ
コーダ４で解読される。その結果、無条件分岐命
令（ベースレジスタ指定部Ｂ２の内容＋インデツ
クスレジスタ指定部Ｘ２の内容＋デイスプレイメ
ントＤ２で指定された番地に分岐）と解釈される
と、インデツクスレジスタ２の内容、ベースレジ
スタ３の内容および命令レジスタ１のデイスプレ
イスメントＤ２が３入力の第２アドレス加算器６
０に与えられる。第２アドレス加算器６０は、第
１アドレス加算器１６と同等の機能を有してお
り、出力線６０１に32ビツトからなる主記憶装置
上の分岐先アドレスを出力する。第３図におい
て、上記分岐先アドレス６０１は、第２図のレジ
スタ２３の内容を同様に、タグ番号、セツト番号
および語番号に分割して扱われている。第２デイ
レクトリアレイ６１は、第１図および第２図の第
１デイレクトリアレイ２４とほぼ同等の機能を有
しているが、第３図に示すように本実施例におい
てはセツト番号がビツト２１〜２７と１ビツト少
なく、逆に語番号がビツト２８〜３１と１ビツト
多くなつていて、ブロツクサイズを16語としてい
る。すなわち、第２デイレクトリアレイ６１、第
２緩衝記憶データ部６２および命令ブロツク選択
器６３で、128セツト×４ブロツク／セツト×16
語／ブロツクのセツトアソシアデイブ方式の第２
緩衝記憶回路を構成している。 第２緩衝記憶回路は、主記憶装置上にある命令
の内、比較的使用頻度の高いブロツクを格納す
る。第３図における命令アドレスカウンタ６６
は、割込み発生時または、他の手段で初期値を設
定することができ、また分岐先アドレス６０１を
プラス１しながら入力したり、自分自身の値をプ
ラス１しながら入力に戻したりする機能を有して
いる。命令アドレス選択器６７では、命令デコー
ダで分岐命令を解読したとき分岐アドレス６０１
を選択して後述する命令バツフアレジスタ６４が
空になり、命令アドレスカウンタ６６を使つて第
２緩衝記憶回路をアクセスするときは＋１された
アドレス６６１を出力するように動作する。第２
緩衝記憶回路を構成する命令ブロツク選択器６３
の出力６３１には命令アドレス選択器６７の出力
によつてアクセスされた16語の１ブロツクが読み
出される。このとき、第２緩衝記憶回路に命令ア
ドレス選択器６７でアドレスされた命令ブロツク
がないとき、出力線６３２が論理“０”になつて
主記憶装置（図示せず）から該当命令ブロツクが
読み出され、第２緩衝記憶回路に格納される。出
力線６３１に出力されている16語のデータは、第
３選択器６５４に与えられ、命令アドレス選択器
６７のビツト２８〜３１の指定により、１語が抽
出され第１選択器６５を２を介して命令供給源６
５１に送出される。第２緩衝記憶回路の出力６３
１はまた16語の命令バツフアレジスタ６４にも与
えられ、そのとき読出されている命令群を格納さ
せる。命令が遂次処理中のとき命令バツフアレジ
スタ６４の出力16語は、第２選択器６５３に与え
られ、命令アドレスカウンタ６６のビツト２８〜
３１で指定される１語が抽出され、第１選択器６
５２を介して命令供給源６５１に出力されて命令
レジスタ１にセツトされる。このとき同時に命令
アドレスカウンタ６６はプラス１動作が行なわれ
る。プラス１の結果命令アドレスカウンタ６６の
ビツト２８〜３１がすべて“０”になると、命令
バツフアレジスタ６４のうちの命令がすべて処理
し尽くされたことになるので、命令アドレスカウ
ンタ６６の出力６６１を命令アドレス選択器６７
で選択し第２緩衝記憶回路をアクセスし、分岐時
の動作と同様に命令バツフアレジスタ６４、第
１、第２および第３選択器６５２，６５３および
６５４を動作させる。 分岐先行制御ユニツトの以上の説明より明らか
なように、例えば無条件分岐命令が命令レジスタ
１にセツトされると、インデツクスレジスタ２お
よびベースレジスタ３の内容が読出され、命令の
デイスプレースメント部Ｄ２とともに、第２アド
レス加算器６０に送られて分岐先命令のアドレス
が作られる。そのアドレスが命令アドレス選択器
６７で出力に選択され、第２緩衝記憶回路６１，
６２および６３をアクセスして16語の命令ブロツ
ク６３１が読出され、第３選択器６５４および第
１選択器６５２を介して命令レジスタ１に送られ
るまでの間、クロツクで同期化されていない。す
なわち、分岐命令が命令レジスタ１に設定されて
から分岐先命令が命令供給源６５１に出力される
までの動作に関する論理回路網は分岐先命令を含
むブロツクが第２緩衝記憶回路に存在するとき、
組合せ回路のみで構成される。 上述のように、本発明においては、分岐命令が
命令デコード段で解読されてから分岐先命令の読
出しにあたり、一切の同期化がなされていないの
で従来のパイプライン制御方式を用いた装置に比
べてより高速の分岐動作が可能となつている。 本発明は、実施例のパイプラインの段数に限定
されることなく、また、仮想記憶アドレスから主
記憶アドレスへの変換機能を有する場合も適用可
能である。さらに本実施例ではセツトアソシアテ
イブ方式を前提として説明したが本発明はこれに
限定されることなく、例えばフルアソシアテイブ
方式のような緩衝記憶方式に適用できることは明
らかである。 本発明には、分岐先行制御ユニツトをもうけ分
岐先命令をクロツクでで同期化することなしに読
出すように構成することにより最短の遅延時間で
分岐命令を実行できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は
第１図に示した第１緩衝記憶回路の部分のより詳
細な図および第３図は第１図に示した分岐先行制
御ユニツトのより詳細な図である。 第１図から第３図において、１……命令レジス
タ、２……インデツクスレジスタ、３……ベース
レジスタ、４……命令デコーダ、５……オペラン
ド先行制御ユニツト、６……分岐先行制御ユニツ
ト、１１，１２，１３，１４，１５，２１，２
２，２３，３１，３２，３３，４１，４２，４
３，５１，５２，５３……レジスタ、１６……第
１アドレス加算器、２４……第１デイレクトリア
レイ、３４……第１緩衝記憶データ部、５４……
実行レジスタ、５５……演算器、６０……第２入
力アドレス加算器、６１……第２デイレクトリア
レイ、６２……第２緩衝記憶データ部、６３……
命令ブロツク選択器、６４……命令バツフアレジ
スタ、６５……命令選択器、６６……命令アドレ
スカウンタ、６７……命令アドレス選択器、２４
１０〜２４１４……メモリ素子、２４２０〜２４
３０……比較器、２４３０〜２４３３……アンド
ゲート、２４４……４入力２出力エンコーダ、２
４５……オア回路、６５２，６５３，６５４……
第１、第２、第３選択器。

Claims (1)

1. 【特許請求の範囲】 １ 外部からの命令を解読する命令解読手段と、
   第１緩衝記憶回路および複数のパイプライン制御
   段を有し、前記命令解読手段で解読された命令が
   分岐命令でないときには主記憶装置をアクセスす
   るためのアドレスを生成し、このアドレスで指定
   されるオペランドが前記第１緩衝記憶回路に格納
   されているか否かの検索動作を前記複数のパイプ
   ライン制御段で行なうオペランド先行制御手段
   と、 前記オペランド先行制御手段のパイプライン制
   御段の後段に接続され命令を実行する命令実行手
   段と、 第２緩衝記憶回路を有し前記命令解読手段で解
   読された命令が分岐命令であるときは前記オペラ
   ンド先行制御手段とは独立して前記主記憶装置を
   アクセスするためのアドレスを生成しこのアドレ
   スで指定される分岐先命令が前記第２緩衝記憶回
   路に格納されているか否かの検索動作を行なう分
   岐先制御手段と、 この分岐先制御手段により前記分岐先命令が前
   記第２緩衝記憶回路から検索されたときは前記命
   令解読手段に前記分岐先命令を同期用クロツクに
   無関係なタイミングで供給するとともに前記分岐
   先命令が前記命令解読手段に供給されるまでの間
   前記分岐命令を前記命令解読手段に保持するよう
   に制御する手段とを含むことを特徴とする情報処
   理装置。