JPH0523071B2 - - Google Patents
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- Publication number
- JPH0523071B2 JPH0523071B2 JP59123215A JP12321584A JPH0523071B2 JP H0523071 B2 JPH0523071 B2 JP H0523071B2 JP 59123215 A JP59123215 A JP 59123215A JP 12321584 A JP12321584 A JP 12321584A JP H0523071 B2 JPH0523071 B2 JP H0523071B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuits
- internal cell
- input buffer
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はマスター・スライス設計の半導体装置
に関し、特に出力バツフア回路の配置構成に関す
る。
に関し、特に出力バツフア回路の配置構成に関す
る。
（従来技術）
近年デイジタル半導体装置にはマスター・スラ
イスの設計思想で製造されることが多い。特に準
専用集積回路では低価格化、小形化および高信頼
性に大きく寄与するものとして注目されている。
マスター・スライス設計ではトランジスタその他
の回路素子および配線などは全て幾何学的に配置
され設計基準で許容される最小寸法が選択できる
ので、回路素子個々の浮遊容量を小さくできるの
が利点の一つである。従つて、クロツク駆動回路
の如き重い負荷を背負う回路の配線インピーダン
スを小さくできる利点があるが、その反面ではそ
の駆動能力が不足勝ちとなる欠点を生ずる。すな
わち、マスター・スライス設計では全てのトラン
ジスタ回路素子が作り付けされているので、クロ
ツク駆動回路の駆動能力も一義的に定まり非常に
小さなものになり易く、クロツク波形になまりが
生じクロツク動作を停止する場合も生ずる。ここ
で駆動能力をあげようとすると過大な駆動電流に
より雑音が発生し回路誤動作を誘発する恐れがあ
らたに生まれ、またこの過大な駆動電流は配線そ
のものの信頼性すら懸念させるようになる。これ
らの問題はクロツク駆動回路に使用するトランジ
スタ回路素子数を増やせば解消するが、その分だ
け下地素子の使用率を低下せしめることとなり、
結局マスター・スライス設計によるデイジタル半
導体装置では、クロツク駆動回路の如き重い負荷
を背負う回路は駆動能力、雑音および回路素子の
使用率などの観点上最適条件が実現しにくい状況
にある。
イスの設計思想で製造されることが多い。特に準
専用集積回路では低価格化、小形化および高信頼
性に大きく寄与するものとして注目されている。
マスター・スライス設計ではトランジスタその他
の回路素子および配線などは全て幾何学的に配置
され設計基準で許容される最小寸法が選択できる
ので、回路素子個々の浮遊容量を小さくできるの
が利点の一つである。従つて、クロツク駆動回路
の如き重い負荷を背負う回路の配線インピーダン
スを小さくできる利点があるが、その反面ではそ
の駆動能力が不足勝ちとなる欠点を生ずる。すな
わち、マスター・スライス設計では全てのトラン
ジスタ回路素子が作り付けされているので、クロ
ツク駆動回路の駆動能力も一義的に定まり非常に
小さなものになり易く、クロツク波形になまりが
生じクロツク動作を停止する場合も生ずる。ここ
で駆動能力をあげようとすると過大な駆動電流に
より雑音が発生し回路誤動作を誘発する恐れがあ
らたに生まれ、またこの過大な駆動電流は配線そ
のものの信頼性すら懸念させるようになる。これ
らの問題はクロツク駆動回路に使用するトランジ
スタ回路素子数を増やせば解消するが、その分だ
け下地素子の使用率を低下せしめることとなり、
結局マスター・スライス設計によるデイジタル半
導体装置では、クロツク駆動回路の如き重い負荷
を背負う回路は駆動能力、雑音および回路素子の
使用率などの観点上最適条件が実現しにくい状況
にある。
（発明の目的）
本発明の目的は、上記の情況に鑑み、充分な駆
動能力と低雑音性および回路素子使用率の向上な
ど最適条件のクロツク駆動回路を備えたマスタ
ー・スライス配置の半導体装置を提供することで
ある。
動能力と低雑音性および回路素子使用率の向上な
ど最適条件のクロツク駆動回路を備えたマスタ
ー・スライス配置の半導体装置を提供することで
ある。
（発明の構成）
本発明の半導体装置は、基板上の所定の領域に
配置、形成された複数の内部セル回路と、これら
内部セル回路の形成領域外側の前記基板上の周辺
領域に配置、形成された複数の入力バツフア回路
と、前記基板上の周辺領域に前記各入力バツフア
回路とそれぞれ隣接して配置、形成されかつ前記
複数の内部セル回路のうちの所定数の内部セル回
路を同時に駆動可能な駆動能力を持つ複数の出力
バツフア回路とを備えた下地回路を形成し、この
下地回路の前記複数の入力バツフア回路のうちの
特定の入力バツフア回路の入力端と接続するクロ
ツク駆動信号入力用の第１の接続導体を設け、前
記特定の入力バツフア回路の出力端と前記複数の
出力バツフア回路のうちの前記特定の入力バツフ
ア回路と隣接する特定の出力バツフア回路の入力
端とを接続する第２の接続導体を設け、前記特定
の出力バツフア回路の出力端と前記複数の内部セ
ル回路のうちの所定の内部セル回路のクロツク駆
動信号入力端とを接続する第３の接続導体を設け
た構成を有している。
配置、形成された複数の内部セル回路と、これら
内部セル回路の形成領域外側の前記基板上の周辺
領域に配置、形成された複数の入力バツフア回路
と、前記基板上の周辺領域に前記各入力バツフア
回路とそれぞれ隣接して配置、形成されかつ前記
複数の内部セル回路のうちの所定数の内部セル回
路を同時に駆動可能な駆動能力を持つ複数の出力
バツフア回路とを備えた下地回路を形成し、この
下地回路の前記複数の入力バツフア回路のうちの
特定の入力バツフア回路の入力端と接続するクロ
ツク駆動信号入力用の第１の接続導体を設け、前
記特定の入力バツフア回路の出力端と前記複数の
出力バツフア回路のうちの前記特定の入力バツフ
ア回路と隣接する特定の出力バツフア回路の入力
端とを接続する第２の接続導体を設け、前記特定
の出力バツフア回路の出力端と前記複数の内部セ
ル回路のうちの所定の内部セル回路のクロツク駆
動信号入力端とを接続する第３の接続導体を設け
た構成を有している。
（発明の効果）
本発明によれば、出力バツフア回路は複数の内
部セル回路を同時に駆動するに十分な駆動能力を
持つように設定されそのクロツク駆動回路を兼用
するよう作用する。通常、出力バツフア回路は外
部駆動を行う必要上大容量に設計されるのでクロ
ツク駆動回路との兼用には何等の支障も生ぜず、
充分な駆動電流を以つて複数の内部セル回路をク
ロツク駆動することができる。従つて内部セル回
路の如何なる組合せに対しても駆動能力が不足す
ることもなく、下地素子の使用率を低下せしめる
こともなくマスター・スライス設計のもつ利点を
最大限に発揮せしめることが可能である。
部セル回路を同時に駆動するに十分な駆動能力を
持つように設定されそのクロツク駆動回路を兼用
するよう作用する。通常、出力バツフア回路は外
部駆動を行う必要上大容量に設計されるのでクロ
ツク駆動回路との兼用には何等の支障も生ぜず、
充分な駆動電流を以つて複数の内部セル回路をク
ロツク駆動することができる。従つて内部セル回
路の如何なる組合せに対しても駆動能力が不足す
ることもなく、下地素子の使用率を低下せしめる
こともなくマスター・スライス設計のもつ利点を
最大限に発揮せしめることが可能である。
またこの出力バツフア回路は基板の周辺領域に
沿つて形成されるので、近くの内部セル回路を駆
動する配線はこの広い領域を利用し所望の線幅を
自由に選択して形成することができる。従つて兼
用するクロツク駆動回路の雑音特性を著しく向上
せしめ得、また配線インピーダンスをきわめて小
ならしめ得る。以下図面を用いて本発明を詳細に
説明する。
沿つて形成されるので、近くの内部セル回路を駆
動する配線はこの広い領域を利用し所望の線幅を
自由に選択して形成することができる。従つて兼
用するクロツク駆動回路の雑音特性を著しく向上
せしめ得、また配線インピーダンスをきわめて小
ならしめ得る。以下図面を用いて本発明を詳細に
説明する。
（実施例の説明）
第１図は本発明半導体装置の一実施例を示す回
路配置図である。本実施例では基板１の周辺領域
２に形成された複数の出力バツフア回路のうちの
各辺の特定の４個の出力バツフア回路３と、これ
と近接して配置された複数の入力バツフア回路の
うちの特定の入力バツフア回路４と、マスター・
スライス配置された内部セル回路５と、入力バツ
フア回路４の出力信号端子を出力バツフア回路３
の入力端子に接続する接続導体６および出力バツ
フア回路３の出力信号端子を内部セル５のフリツ
プ・フロツプ回路のクロツク端子に接続する接続
導体７とを含む。また一対の外部端子ＩおよびＯ
はそれぞれ半導体装置の入力端子および出力端子
で、８は入力クロツク信号の接続導体である。
路配置図である。本実施例では基板１の周辺領域
２に形成された複数の出力バツフア回路のうちの
各辺の特定の４個の出力バツフア回路３と、これ
と近接して配置された複数の入力バツフア回路の
うちの特定の入力バツフア回路４と、マスター・
スライス配置された内部セル回路５と、入力バツ
フア回路４の出力信号端子を出力バツフア回路３
の入力端子に接続する接続導体６および出力バツ
フア回路３の出力信号端子を内部セル５のフリツ
プ・フロツプ回路のクロツク端子に接続する接続
導体７とを含む。また一対の外部端子ＩおよびＯ
はそれぞれ半導体装置の入力端子および出力端子
で、８は入力クロツク信号の接続導体である。
ここで、出力バツフア回路３の能力は外部駆動
能力を含め内部駆動に割当てられた複数の内部セ
ル回路５を同時に駆動するに十分な駆動能力を持
つようにその負荷容量が予かじめ設定される。元
来、出力バツフア回路は外部駆動を行う必要上大
容量の能力を持つように設計されるので複数の内
部セル回路の駆動分を上積みさせることは容易で
ある。
能力を含め内部駆動に割当てられた複数の内部セ
ル回路５を同時に駆動するに十分な駆動能力を持
つようにその負荷容量が予かじめ設定される。元
来、出力バツフア回路は外部駆動を行う必要上大
容量の能力を持つように設計されるので複数の内
部セル回路の駆動分を上積みさせることは容易で
ある。
従つて接続導体８を通り入力バツフア回路４に
入つた入力クロツク信号は出力バツフア回路３で
充分な駆動電流を備えた出力クロツク信号に変換
され、割当てられた複数の内部セル回路５内のフ
リツプ・フロツプ回路を余裕を以つてクロツク駆
動することができる。この際出力バツフア回路３
は従来必要とされたクロツク駆動回路の機能を兼
ねるよう作用し、且つ兎角不足勝ちな駆動能力不
足の欠点を抜本的に解決する。従つて、従来用い
られたクロツク駆動回路は不要である。
入つた入力クロツク信号は出力バツフア回路３で
充分な駆動電流を備えた出力クロツク信号に変換
され、割当てられた複数の内部セル回路５内のフ
リツプ・フロツプ回路を余裕を以つてクロツク駆
動することができる。この際出力バツフア回路３
は従来必要とされたクロツク駆動回路の機能を兼
ねるよう作用し、且つ兎角不足勝ちな駆動能力不
足の欠点を抜本的に解決する。従つて、従来用い
られたクロツク駆動回路は不要である。
また、この出力バツフア回路３は基板の周辺領
域２に沿つて形成され接続導体６および７の配線
幅をこの広い領域を利用し幅広に選択して形成す
ることができ、しかも近くの内部セル回路５を駆
動すればよいので、従来問題とされたクロツク駆
動回路の雑音特性を著しく改善し、且つ配線イン
ピーダンスを効果的に小さくする効果も生ずる。
域２に沿つて形成され接続導体６および７の配線
幅をこの広い領域を利用し幅広に選択して形成す
ることができ、しかも近くの内部セル回路５を駆
動すればよいので、従来問題とされたクロツク駆
動回路の雑音特性を著しく改善し、且つ配線イン
ピーダンスを効果的に小さくする効果も生ずる。
ついでクロツク駆動信号の遅延時間が著しく改
善されるのも本発明半導体装置の顕著な効果の一
つである。
善されるのも本発明半導体装置の顕著な効果の一
つである。
第２図ａおよびｂは本発明半導体装置の出力バ
ツフア回路の負荷特性および立上がり並びに立下
がりの時間特性をそれぞれ示す図であり、また第
３図ａおよびｂは従来のクロツク駆動回路の負荷
特性および立上がり並びに立下がりの時間特性を
それぞれ示す図である。
ツフア回路の負荷特性および立上がり並びに立下
がりの時間特性をそれぞれ示す図であり、また第
３図ａおよびｂは従来のクロツク駆動回路の負荷
特性および立上がり並びに立下がりの時間特性を
それぞれ示す図である。
駆動すべき内部セル回路個数（F.O個数）を点
線で示すように40個として、クロツク信号の入力
から駆動までの遅延の総計を両者について比較す
るとつぎのようになる。
線で示すように40個として、クロツク信号の入力
から駆動までの遅延の総計を両者について比較す
るとつぎのようになる。
一般に入力バツフア回路とクロツク駆動回路の
負荷特性は等しいので、従来の駆動方式によると
クロツク駆動回路までの遅延は入力バツフア回路
による遅延時間1nsとクロツク駆動回路の遅延時
間τ40nsとの和で41nsとなり、更に内部セル回路
のフリツプ・フロツプ回路への立上がりτ1および
立下がりτ2の各遅延時間を求めるとそれぞれ50ns
および25nsとなる。これに対する本発明の駆動方
式では第２図ａの負荷特性図から直ちに分るよう
に、入力バツフア回路４による1nsに出力バツフ
ア回路３による17.5nsを加えた僅か18.5nsの遅延
に止まり、従来駆動方式の41nsから20.5nsも改善
される。同様にフリツプ・フロツプ回路への立上
がりτ1および立下がりτ2の各遅延時間も25nsおよ
び12.5nsとなり、それぞれ25nsおよび12.5nsの改
善を見る。
負荷特性は等しいので、従来の駆動方式によると
クロツク駆動回路までの遅延は入力バツフア回路
による遅延時間1nsとクロツク駆動回路の遅延時
間τ40nsとの和で41nsとなり、更に内部セル回路
のフリツプ・フロツプ回路への立上がりτ1および
立下がりτ2の各遅延時間を求めるとそれぞれ50ns
および25nsとなる。これに対する本発明の駆動方
式では第２図ａの負荷特性図から直ちに分るよう
に、入力バツフア回路４による1nsに出力バツフ
ア回路３による17.5nsを加えた僅か18.5nsの遅延
に止まり、従来駆動方式の41nsから20.5nsも改善
される。同様にフリツプ・フロツプ回路への立上
がりτ1および立下がりτ2の各遅延時間も25nsおよ
び12.5nsとなり、それぞれ25nsおよび12.5nsの改
善を見る。
以上詳細に説明したように、本発明半導体装置
は出力バツフア回路に内部セル回路のクロツク駆
動機能を兼備させ且つ基板周辺に沿つて配置した
ので、従来不足勝ちであつたクロツク駆動能力を
大幅に改善し雑音の発生を軽減し得るのみならず
マスター・スライス配置の効率化が一層改善され
るほかクロツク駆動信号の遅延特性を顕著に改善
し得るなど大なる効果を有するものである。
は出力バツフア回路に内部セル回路のクロツク駆
動機能を兼備させ且つ基板周辺に沿つて配置した
ので、従来不足勝ちであつたクロツク駆動能力を
大幅に改善し雑音の発生を軽減し得るのみならず
マスター・スライス配置の効率化が一層改善され
るほかクロツク駆動信号の遅延特性を顕著に改善
し得るなど大なる効果を有するものである。
第１図は本発明半導体装置の一実施例を示す回
路配置図、第２図ａおよびｂは本発明半導体装置
の出力バツフア回路の負荷特性および立上がり並
びに立下がりの時間特性をそれぞれ示す図、第３
図ａおよびｂは従来のクロツク駆動回路の負荷特
性および立上がり並びに立下がりの時間特性をそ
れぞれ示す図である。 １……基板、２……基板の周辺領域、３……出
力バツフア回路、４……入力バツフア回路、５…
…内部セル回路、６，７，８……接続導体、Ｉ…
…入力端子、Ｏ……出力端子。
路配置図、第２図ａおよびｂは本発明半導体装置
の出力バツフア回路の負荷特性および立上がり並
びに立下がりの時間特性をそれぞれ示す図、第３
図ａおよびｂは従来のクロツク駆動回路の負荷特
性および立上がり並びに立下がりの時間特性をそ
れぞれ示す図である。 １……基板、２……基板の周辺領域、３……出
力バツフア回路、４……入力バツフア回路、５…
…内部セル回路、６，７，８……接続導体、Ｉ…
…入力端子、Ｏ……出力端子。
Claims (1)
- １ 基板上の所定の領域に配置、形成された複数
の内部セル回路と、これら内部セル回路の形成領
域外側の前記基板上の周辺領域に配置、形成され
た複数の入力バツフア回路と、前記基板上の周辺
領域に前記各入力バツフア回路とそれぞれ隣接し
て配置、形成されかつ前記複数の内部セル回路の
うちの所定数の内部セル回路を同時に駆動可能な
駆動能力を持つ複数の出力バツフア回路とを備え
た下地回路を形成し、この下地回路の前記複数の
入力バツフア回路のうちの特定の入力バツフア回
路の入力端と接続するクロツク駆動信号入力用の
第１の接続導体を設け、前記特定の入力バツフア
回路の出力端と前記複数の出力バツフア回路のう
ちの前記特定の入力バツフア回路と隣接する特定
の出力バツフア回路の入力端とを接続する第２の
接続導体を設け、前記特定の出力バツフア回路の
出力端と前記複数の内部セル回路のうちの所定の
内部セル回路のクロツク駆動信号入力端とを接続
する第３の接続導体を設けたことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123215A JPS613430A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123215A JPS613430A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613430A JPS613430A (ja) | 1986-01-09 |
| JPH0523071B2 true JPH0523071B2 (ja) | 1993-03-31 |
Family
ID=14855048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123215A Granted JPS613430A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613430A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313517A (ja) * | 1986-07-04 | 1988-01-20 | Nec Corp | ゲ−トアレ−回路 |
| JP2566958B2 (ja) * | 1987-05-30 | 1996-12-25 | 株式会社東芝 | スタンダ−ドセル方式の半導体集積回路 |
| JP2751470B2 (ja) * | 1989-10-11 | 1998-05-18 | ヤマハ株式会社 | 電子楽器のフィルタ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112048A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Master slice type semiconductor integrated circuit device |
-
1984
- 1984-06-15 JP JP59123215A patent/JPS613430A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS613430A (ja) | 1986-01-09 |
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