JPH0650769B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0650769B2 JPH0650769B2 JP59054294A JP5429484A JPH0650769B2 JP H0650769 B2 JPH0650769 B2 JP H0650769B2 JP 59054294 A JP59054294 A JP 59054294A JP 5429484 A JP5429484 A JP 5429484A JP H0650769 B2 JPH0650769 B2 JP H0650769B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- collector
- integrated circuit
- semiconductor integrated
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［技術分野］ この発明は、回路技術、更には電子回路における素子の
レイアウトに適用して特に有効な技術に関するもので、
例えば半導体集積回路に適用して有効な技術に関するも
のである。
レイアウトに適用して特に有効な技術に関するもので、
例えば半導体集積回路に適用して有効な技術に関するも
のである。
［背景技術］ マスタスライス法により形成される論理ＬＳＩ（以下マ
スタスライスＬＳＩと称する）を構成する基本回路とし
て、例えば第１図に示すようなノン・スレッショールド
・ロジック回路（以下ＮＴＬ回路と称する）が知られて
いる。この場合、ＬＳＩは第１図の回路を基本セル（回
路単位）として、これを碁盤の目のように配設すること
によって構成される。
スタスライスＬＳＩと称する）を構成する基本回路とし
て、例えば第１図に示すようなノン・スレッショールド
・ロジック回路（以下ＮＴＬ回路と称する）が知られて
いる。この場合、ＬＳＩは第１図の回路を基本セル（回
路単位）として、これを碁盤の目のように配設すること
によって構成される。
そこで、本発明者は、上記基本セル内における素子（特
に入力トランジスタ）のレイアウト方法として例えば第
２図に示すように、第１図の回路そのままに配設する方
法を考えた。しかしながら、第２図に示すようなレイア
ウトの方法では、コレクタ抵抗Rcによって活性領域が二
分されてしまう。そのため、活性領域の有効利用が図れ
ないとともに、入力トランジスタＱ１〜Ｑ３の共通コレ
クタｃとエミッタ・フォロワＥＦ用トランジスタＱ４の
ベースｂとを接続する配線Ｌの長さが最短にならないた
め、配線容量による置延時間も長くなるという問題点が
あることが分かった。
に入力トランジスタ）のレイアウト方法として例えば第
２図に示すように、第１図の回路そのままに配設する方
法を考えた。しかしながら、第２図に示すようなレイア
ウトの方法では、コレクタ抵抗Rcによって活性領域が二
分されてしまう。そのため、活性領域の有効利用が図れ
ないとともに、入力トランジスタＱ１〜Ｑ３の共通コレ
クタｃとエミッタ・フォロワＥＦ用トランジスタＱ４の
ベースｂとを接続する配線Ｌの長さが最短にならないた
め、配線容量による置延時間も長くなるという問題点が
あることが分かった。
［発明の目的］ この発明の目的は、従来に比べて顕著な効果を奏する回
路技術を提供することにある。
路技術を提供することにある。
この発明の他の目的は、例えばバイポーラ論理集積回路
に適用した場合に、基本論理ゲート回路内の活性領域の
有効利用を図ることができるようにするとともに、信号
の伝播置換時間を減少させることができるようにするこ
とを目的とする。
に適用した場合に、基本論理ゲート回路内の活性領域の
有効利用を図ることができるようにするとともに、信号
の伝播置換時間を減少させることができるようにするこ
とを目的とする。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の前述および添附図面から明らかと
なるであろう。
ついては、本明細書の前述および添附図面から明らかと
なるであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、例えばＮＴＬ回路を基本回路とするマスタス
ライスＬＳＩにおいて、複数個の入力トランジスタをコ
レクタ抵抗の一側にこれに沿って配設し、かつ入力トラ
ンジスタの共通コレクタとコレクタ抵抗の一端とエミッ
タ・フォロワ用トランジスタのベースとが略直線上に並
ぶように配設することによって、基本回路セル内が拡散
抵抗によって二分されないようにして活性領域の有効利
用を図るとともに、入力トランジスタのコレクタとエミ
ッタ・フォロワ用トランジスタのベース間の配線長を最
短にして信号の遅延時間を減少させるものである。
ライスＬＳＩにおいて、複数個の入力トランジスタをコ
レクタ抵抗の一側にこれに沿って配設し、かつ入力トラ
ンジスタの共通コレクタとコレクタ抵抗の一端とエミッ
タ・フォロワ用トランジスタのベースとが略直線上に並
ぶように配設することによって、基本回路セル内が拡散
抵抗によって二分されないようにして活性領域の有効利
用を図るとともに、入力トランジスタのコレクタとエミ
ッタ・フォロワ用トランジスタのベース間の配線長を最
短にして信号の遅延時間を減少させるものである。
以下図面を用いてこの発明を具体的に説明する。
［実施例］ 第３図は、本発明をマスタスライスＬＳＩに適用した場
合の基本回路セルの一実施例を示すものである。
合の基本回路セルの一実施例を示すものである。
図において、１はマスタスライスＬＳＩを構成するＮＴ
Ｌ回路のような基本回路が形成される活性領域を示す。
この活性領域１は、一つの基本回路セルに対応してお
り、その一側（図では左側）には、特に制限されない
が、３個の入力用バイポーラトランジスタＱ１，Ｑ２，
Ｑ３のベーズ領域となるＰ型拡散領域２，２，……が縦
方向に沿って略一列に並んで設けられている。
Ｌ回路のような基本回路が形成される活性領域を示す。
この活性領域１は、一つの基本回路セルに対応してお
り、その一側（図では左側）には、特に制限されない
が、３個の入力用バイポーラトランジスタＱ１，Ｑ２，
Ｑ３のベーズ領域となるＰ型拡散領域２，２，……が縦
方向に沿って略一列に並んで設けられている。
そして、上記ベース領域２，２，……の右側下部には、
上記トランジスタＱ１，Ｑ２，Ｑ３の共通コレクタ領域
としてのＮ型拡散領域３が設けられ、この拡散領域３の
隣には縦方向に形成された拡散層からなる抵抗４が配設
されている。また、この抵抗４（Rc）のさらに右隣の下
方には、エミッタ・フォロワ用トランジスタＱ４のベー
ス領域となるＰ型拡散領域５が形成されている。
上記トランジスタＱ１，Ｑ２，Ｑ３の共通コレクタ領域
としてのＮ型拡散領域３が設けられ、この拡散領域３の
隣には縦方向に形成された拡散層からなる抵抗４が配設
されている。また、この抵抗４（Rc）のさらに右隣の下
方には、エミッタ・フォロワ用トランジスタＱ４のベー
ス領域となるＰ型拡散領域５が形成されている。
従って、上記基本回路セルが形成される活性領域１内に
は、図面に示すように入力トランジスタＱ１〜Ｑ３がセ
ル内の一側（拡散抵抗４の左側）にきっちりと配設され
るようになる。そのため、基本回路セル内が拡散抵抗４
によって二分されるようなことがなくなり、他の回路素
子が形成可能な空白領域が拡散抵抗４の右側に集中的に
形成されるようになる。
は、図面に示すように入力トランジスタＱ１〜Ｑ３がセ
ル内の一側（拡散抵抗４の左側）にきっちりと配設され
るようになる。そのため、基本回路セル内が拡散抵抗４
によって二分されるようなことがなくなり、他の回路素
子が形成可能な空白領域が拡散抵抗４の右側に集中的に
形成されるようになる。
その結果、このようにして広く形成された空白領域を利
用して、ここに例えばＮＴＬ回路の動作速度を向上させ
るスピードアップ・コンデンサＣｓ等を形成することが
できるようになり、セル内の活性領域の有効利用が可能
となる。
用して、ここに例えばＮＴＬ回路の動作速度を向上させ
るスピードアップ・コンデンサＣｓ等を形成することが
できるようになり、セル内の活性領域の有効利用が可能
となる。
しかも、第３図に示すように、入力トランジスタＱ１〜
Ｑ３の共通コレクタ領域３と拡散抵抗４およびエミッタ
・フォロワ用トランジスタＱ４のベース領域５とが、略
直線上に並ぶようになる。そのため、共通コレクタ領域
３と拡散抵抗４の一端とトランジスタＱ４のベース領域
５とを結ぶ配線Ｌの長さが最短にされ、入力トランジス
タＱ１〜Ｑ３のコレクタに接続される配線容量が減少さ
れる。これによって、ＮＴＬ回路における信号の遅延時
間が短くされ、回路の動作速度が約１０％程度向上され
るようになることが分かった。
Ｑ３の共通コレクタ領域３と拡散抵抗４およびエミッタ
・フォロワ用トランジスタＱ４のベース領域５とが、略
直線上に並ぶようになる。そのため、共通コレクタ領域
３と拡散抵抗４の一端とトランジスタＱ４のベース領域
５とを結ぶ配線Ｌの長さが最短にされ、入力トランジス
タＱ１〜Ｑ３のコレクタに接続される配線容量が減少さ
れる。これによって、ＮＴＬ回路における信号の遅延時
間が短くされ、回路の動作速度が約１０％程度向上され
るようになることが分かった。
さらに、上記広くなったセル内の空白領域を利用すれ
ば、第２図のものに比べてより大きなスピードアップ・
コンデンサを形成することが可能となる。その結果、容
量の大きなスピードアップ・コンデンサＣｓを設けるこ
とにより、更にＮＴＬ回路の遅延時間を約１０％程度向
上させることができることが分かった。
ば、第２図のものに比べてより大きなスピードアップ・
コンデンサを形成することが可能となる。その結果、容
量の大きなスピードアップ・コンデンサＣｓを設けるこ
とにより、更にＮＴＬ回路の遅延時間を約１０％程度向
上させることができることが分かった。
特に制限されないが、上記スピードアップ・コンデンサ
Ｃｓは上記空白領域に比較的大きなバイポーラトランジ
スタを形成し、マスタスライス法による配線形成時に入
力トランジスタの共通エミッタと電源電圧との間に接続
させてそのベース・エミッタ間の寄生容量を利用するよ
うになっている。
Ｃｓは上記空白領域に比較的大きなバイポーラトランジ
スタを形成し、マスタスライス法による配線形成時に入
力トランジスタの共通エミッタと電源電圧との間に接続
させてそのベース・エミッタ間の寄生容量を利用するよ
うになっている。
さらに、上記拡散抵抗４の右側の空白領域には、上記ス
ピードアップ・コンデンサＣｓの他に、第４図に示すよ
うに、ＮＴＬ回路の出力段となるエミッタ・フォロワを
構成するトランジスタＱ４，Ｑ５のベース領域５と抵抗
Ｒ４，Ｒ５および入力トランジスタＱ１〜Ｑ３のエミッ
タ側に接続される抵抗Ｒｅを構成する拡散領域４を設け
るようにしてもよい。
ピードアップ・コンデンサＣｓの他に、第４図に示すよ
うに、ＮＴＬ回路の出力段となるエミッタ・フォロワを
構成するトランジスタＱ４，Ｑ５のベース領域５と抵抗
Ｒ４，Ｒ５および入力トランジスタＱ１〜Ｑ３のエミッ
タ側に接続される抵抗Ｒｅを構成する拡散領域４を設け
るようにしてもよい。
本発明によれば、入力トランジスタＱ１〜Ｑ３がセル
（活性領域）内の左側に配設され、拡散抵抗４の右側に
広い空白領域が集中的に形成されるため、ここに上記の
ごとくエミッタ・フォロワを構成する素子を形成した場
合、基本回路セルを小さな面積で構成することができる
ようになる。
（活性領域）内の左側に配設され、拡散抵抗４の右側に
広い空白領域が集中的に形成されるため、ここに上記の
ごとくエミッタ・フォロワを構成する素子を形成した場
合、基本回路セルを小さな面積で構成することができる
ようになる。
なお、第４図に符号Ｑ６で示されるのは、上記入力トラ
ンジスタＱ１〜Ｑ３の共通エミッタに選択的に接続可能
なトランジスタで、そのエミッタを上記入力トランジス
タＱ１〜Ｑ３の共通エミッタに接続しベースに適当な基
準電圧ＶＢＢを印加させることによって、回路を第５図
に示すようなセミ・スレッショールド・ロジック回路に
構成することができるようにされている。このように、
回路をセミ・スレッショールド・ロジック回路に構成す
ることによって回路マージンを向上させ、ノイズに対し
強くすることができる。
ンジスタＱ１〜Ｑ３の共通エミッタに選択的に接続可能
なトランジスタで、そのエミッタを上記入力トランジス
タＱ１〜Ｑ３の共通エミッタに接続しベースに適当な基
準電圧ＶＢＢを印加させることによって、回路を第５図
に示すようなセミ・スレッショールド・ロジック回路に
構成することができるようにされている。このように、
回路をセミ・スレッショールド・ロジック回路に構成す
ることによって回路マージンを向上させ、ノイズに対し
強くすることができる。
さらに、上記基本回路セル１を、例えば第６図のように
鎖線Ａに対し対称的に配設し、かつこれを鎖線Ｂに対し
て対称的に配設してなる４個の基本回路を一つの単位と
して、これを格子状に並べて配設するとともに、第６図
に符号Ｄ１，Ｄ２で示すような各基本回路セルの交点か
ら集中的に各回路に対して電源電圧を供給させるように
することによって、ＬＳＩ全体の給電を効率良く行なう
ことができるようにすることができる。
鎖線Ａに対し対称的に配設し、かつこれを鎖線Ｂに対し
て対称的に配設してなる４個の基本回路を一つの単位と
して、これを格子状に並べて配設するとともに、第６図
に符号Ｄ１，Ｄ２で示すような各基本回路セルの交点か
ら集中的に各回路に対して電源電圧を供給させるように
することによって、ＬＳＩ全体の給電を効率良く行なう
ことができるようにすることができる。
なお、上記実施例では、ＮＴＬ回路を基本回路とするマ
スタスライスＬＳＩ適用したものが示されているが、こ
の発明はＥＣＬ回路（エミッタ・カップルド・ロジック
回路）を基本回路とするＬＳＩにも適用できるものであ
る。
スタスライスＬＳＩ適用したものが示されているが、こ
の発明はＥＣＬ回路（エミッタ・カップルド・ロジック
回路）を基本回路とするＬＳＩにも適用できるものであ
る。
また、上記実施例ではＮＴＬ回路として入力トランジス
タを３個有するようにされたものが示されているが、入
力トランジスタの数はこれに限定されるものでなく、２
個あるいは４個以上であってもよいことはいうまでもな
い。
タを３個有するようにされたものが示されているが、入
力トランジスタの数はこれに限定されるものでなく、２
個あるいは４個以上であってもよいことはいうまでもな
い。
マスタスライスでは、Ｘ，Ｙ方向に配線チャンネル（ト
ラック）を持っている。回路当りのこのチャンネル本数
は、Ｘ，Ｙ方向ともに同数が望ましい。
ラック）を持っている。回路当りのこのチャンネル本数
は、Ｘ，Ｙ方向ともに同数が望ましい。
配線を第一層目のアルミニウム層ＡＬ１と第二層目のア
ルミニウム層ＡＬ２で行なうことを考えた場合、アルミ
ニウム層ＡＬ１の配線ピッチの方が、アルミニウム層Ａ
Ｌ２のそれよりも一般に小さくなる。このため、回路当
りのチャンネル本数をＸ，Ｙ両方向で同じにすると、回
路当りの素子エリアは、横長の形になってしまう。上述
した実施例に従えば、従来に比べ回路当りの素子エリア
の横方向を短かくすることが可能であり、チップサイズ
を正方形に近づけることが可能となる。
ルミニウム層ＡＬ２で行なうことを考えた場合、アルミ
ニウム層ＡＬ１の配線ピッチの方が、アルミニウム層Ａ
Ｌ２のそれよりも一般に小さくなる。このため、回路当
りのチャンネル本数をＸ，Ｙ両方向で同じにすると、回
路当りの素子エリアは、横長の形になってしまう。上述
した実施例に従えば、従来に比べ回路当りの素子エリア
の横方向を短かくすることが可能であり、チップサイズ
を正方形に近づけることが可能となる。
［効果］ 以上説明したように、互いに並列に接続された複数個の
入力トランジスタを有するＮＴＬ回路のような論理ゲー
ト回路において、複数個の入力トランジスタをコレクタ
抵抗の一側にこれに沿って配設し、かつ入力トランジス
タの共通コレクタとコレクタ抵抗の一端とエミッタ・フ
ォロワ用トランジスタのベースとを略直線上に並ぶよう
に配設するようにしたので、入力トランジスタのコレク
タとエミッタ・フォロワ用トランジスタを結ぶ配線の長
さが最短になるという作用によって、入力トランジスタ
のコレクタに接続される配線容量が減少され、信号の遅
延時間が短縮されるという効果がある。
入力トランジスタを有するＮＴＬ回路のような論理ゲー
ト回路において、複数個の入力トランジスタをコレクタ
抵抗の一側にこれに沿って配設し、かつ入力トランジス
タの共通コレクタとコレクタ抵抗の一端とエミッタ・フ
ォロワ用トランジスタのベースとを略直線上に並ぶよう
に配設するようにしたので、入力トランジスタのコレク
タとエミッタ・フォロワ用トランジスタを結ぶ配線の長
さが最短になるという作用によって、入力トランジスタ
のコレクタに接続される配線容量が減少され、信号の遅
延時間が短縮されるという効果がある。
また、複数個の入力トランジスタをコレクタ抵抗の一側
にこれに沿って配設するようにしたので、基本回路セル
内が拡散抵抗によって二分されず空白領域が一箇所に集
中配設されるようになるという作用によって、ここにス
ピードアップ・コンデンサ等の回路素子を効率良く配設
して回路の占有面積を減少させることができるという効
果がある。
にこれに沿って配設するようにしたので、基本回路セル
内が拡散抵抗によって二分されず空白領域が一箇所に集
中配設されるようになるという作用によって、ここにス
ピードアップ・コンデンサ等の回路素子を効率良く配設
して回路の占有面積を減少させることができるという効
果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
［利用分野］ 以上の説明では、主として本発明者によってなされた発
明を、その背景となった利用分野であるマスタスライス
ＬＳＩに適用したものについて説明したが、それに限定
されるものではなく、バイポーラ論理ＬＳＩ一般に適用
できるものである。
明を、その背景となった利用分野であるマスタスライス
ＬＳＩに適用したものについて説明したが、それに限定
されるものではなく、バイポーラ論理ＬＳＩ一般に適用
できるものである。
第１図はマスタスライスＬＳＩの基本回路となるＮＴＬ
回路の構成例を示す回路図、 第２図はＮＴＬ回路を構成する素子のレイアウトの一例
を示す平面図、 第３図は本発明に係る論理ゲート回路のレイアウトの一
実施例を示す平面図、 第４図は本発明に係る論理ゲート回路のレイアウトの他
の実施例を示す平面図、 第５図は論理ゲート回路の他の構成例を示す回路図。 第６図は上記論理ゲート回路を用いたマスタスライスＬ
ＳＩの構成方法の一例を示す説明図である。 １……活性領域（基本回路セル）、２……ベース領域、
３……コレクタ領域、４……拡散抵抗、Ｑ１〜Ｑ３……
入力トランジスタ、Ｒｃ……コレクタ抵抗、ＥＦ……エ
ミッタ・フォロワ、Ｃｓ……スピードアップ・コンデン
サ。
回路の構成例を示す回路図、 第２図はＮＴＬ回路を構成する素子のレイアウトの一例
を示す平面図、 第３図は本発明に係る論理ゲート回路のレイアウトの一
実施例を示す平面図、 第４図は本発明に係る論理ゲート回路のレイアウトの他
の実施例を示す平面図、 第５図は論理ゲート回路の他の構成例を示す回路図。 第６図は上記論理ゲート回路を用いたマスタスライスＬ
ＳＩの構成方法の一例を示す説明図である。 １……活性領域（基本回路セル）、２……ベース領域、
３……コレクタ領域、４……拡散抵抗、Ｑ１〜Ｑ３……
入力トランジスタ、Ｒｃ……コレクタ抵抗、ＥＦ……エ
ミッタ・フォロワ、Ｃｓ……スピードアップ・コンデン
サ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 修一 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 三谷 恒夫 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭57−112062（ＪＰ，Ａ)
Claims (1)
- 【請求項１】互いにコレクタ、エミッタが並列に接続さ
れてなる複数個の入力トランジスタと拡散抵抗からなる
コレクタ抵抗とエミッタフォロワトランジスタとを有す
るＮＴＬ回路用の基本論理ゲート回路を備えたマスタス
ライスＬＳＩを構成する半導体集積回路装置において、
上記複数個の入力トランジスタをコレクタ抵抗の一側に
これに沿って配置し、かつ上記入力トランジスタの共通
のコレクタ端子と、上記コレクタ抵抗の一端と、上記エ
ミッタフォロワトランジスタのベース端子とが直線上に
並ぶように配置されてなることを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054294A JPH0650769B2 (ja) | 1984-03-23 | 1984-03-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59054294A JPH0650769B2 (ja) | 1984-03-23 | 1984-03-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60198749A JPS60198749A (ja) | 1985-10-08 |
| JPH0650769B2 true JPH0650769B2 (ja) | 1994-06-29 |
Family
ID=12966544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054294A Expired - Lifetime JPH0650769B2 (ja) | 1984-03-23 | 1984-03-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650769B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152213A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 論理集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2495834A1 (fr) * | 1980-12-05 | 1982-06-11 | Cii Honeywell Bull | Dispositif a circuits integres de haute densite |
-
1984
- 1984-03-23 JP JP59054294A patent/JPH0650769B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60198749A (ja) | 1985-10-08 |
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