JPH05233221A - 半加算回路 - Google Patents
半加算回路Info
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- JPH05233221A JPH05233221A JP3108392A JP3108392A JPH05233221A JP H05233221 A JPH05233221 A JP H05233221A JP 3108392 A JP3108392 A JP 3108392A JP 3108392 A JP3108392 A JP 3108392A JP H05233221 A JPH05233221 A JP H05233221A
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- Japan
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- transistor
- gate
- drive end
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 10
- 230000005669 field effect Effects 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 101100173328 Arabidopsis thaliana ETP2 gene Proteins 0.000 description 1
Abstract
(57)【要約】
【目的】 １ビット当たりに必要となるＦＥＴの数が少
なくて消費電力が小さく、しかも高速で動作することが
できる半加算回路を提供する。 【構成】 １ビット半加算器１は、Ｐ型のＦＥＴである
ＦＥＴＰ１〜Ｐ３とＮ型のＦＥＴであるＦＥＴＮ１〜Ｎ
７とで構成されている。ＦＥＴＰ２，Ｐ３，Ｎ６は、プ
リチャージ動作を制御するスイッチ部を構成し、ＦＥＴ
Ｎ７は、イネーブル動作を制御するスイッチ部を構成
し、ＦＥＴＮ１，Ｎ２，Ｐ１は、入力データ信号Ｄ１と
桁上げ信号Ｃ１とを入力して桁上げ信号Ｃ２と加算制御
信号とを出力する桁上げ信号生成部を構成し、ＦＥＴＮ
３，Ｎ４，Ｎ５は、入力データ信号Ｄ１，桁上げ信号Ｃ
１及び加算制御信号を入力して加算データ信号Ｓ’１を
出力する加算信号生成部を構成している。
なくて消費電力が小さく、しかも高速で動作することが
できる半加算回路を提供する。 【構成】 １ビット半加算器１は、Ｐ型のＦＥＴである
ＦＥＴＰ１〜Ｐ３とＮ型のＦＥＴであるＦＥＴＮ１〜Ｎ
７とで構成されている。ＦＥＴＰ２，Ｐ３，Ｎ６は、プ
リチャージ動作を制御するスイッチ部を構成し、ＦＥＴ
Ｎ７は、イネーブル動作を制御するスイッチ部を構成
し、ＦＥＴＮ１，Ｎ２，Ｐ１は、入力データ信号Ｄ１と
桁上げ信号Ｃ１とを入力して桁上げ信号Ｃ２と加算制御
信号とを出力する桁上げ信号生成部を構成し、ＦＥＴＮ
３，Ｎ４，Ｎ５は、入力データ信号Ｄ１，桁上げ信号Ｃ
１及び加算制御信号を入力して加算データ信号Ｓ’１を
出力する加算信号生成部を構成している。
Description
【０００１】
【産業上の利用分野】本発明は、半加算回路に関し、特
に電界効果トランジスタ（以下ＦＥＴと記す）により構
成するのに適する半加算回路に関する。
に電界効果トランジスタ（以下ＦＥＴと記す）により構
成するのに適する半加算回路に関する。
【０００２】
【従来の技術】従来の半加算回路としては、ＣＭＯＳ論
理ゲートを組合せて構成した半加算回路がある。図５
は、従来の半加算回路の一例を示すブロック図である。
図５に示す従来の半加算回路は、２ビットの半加算回路
であり、下位ビット用の１ビット半加算器３と上位ビッ
ト用の１ビット半加算器４とで構成されている。１ビッ
ト半加算器３は、外部から入力データ信号Ｄ１及び桁上
げ信号Ｃ１を夫々入力するＮＯＲゲート３１及びＮＡＮ
Ｄゲート３２と、ＮＡＮＤゲート３２の出力を入力し桁
上げ信号Ｃ２として１ビット半加算器４に出力するＮＯ
Ｔゲート３３と、ＮＯＲゲート３１及びＮＯＴゲート３
３の出力を入力し加算データ信号Ｓ１として外部に出力
するＮＯＲゲート３４とで構成されている。これら４個
のゲートは全てＣＭＯＳ論理ゲートである。１ビット半
加算器４も１ビット半加算器３と同一の構成であり、外
部から入力データ信号Ｄ２を１ビット半加算器３から桁
上げ信号Ｃ２を入力して桁上げ信号Ｃ３及び加算データ
信号Ｓ２を外部に出力する。
理ゲートを組合せて構成した半加算回路がある。図５
は、従来の半加算回路の一例を示すブロック図である。
図５に示す従来の半加算回路は、２ビットの半加算回路
であり、下位ビット用の１ビット半加算器３と上位ビッ
ト用の１ビット半加算器４とで構成されている。１ビッ
ト半加算器３は、外部から入力データ信号Ｄ１及び桁上
げ信号Ｃ１を夫々入力するＮＯＲゲート３１及びＮＡＮ
Ｄゲート３２と、ＮＡＮＤゲート３２の出力を入力し桁
上げ信号Ｃ２として１ビット半加算器４に出力するＮＯ
Ｔゲート３３と、ＮＯＲゲート３１及びＮＯＴゲート３
３の出力を入力し加算データ信号Ｓ１として外部に出力
するＮＯＲゲート３４とで構成されている。これら４個
のゲートは全てＣＭＯＳ論理ゲートである。１ビット半
加算器４も１ビット半加算器３と同一の構成であり、外
部から入力データ信号Ｄ２を１ビット半加算器３から桁
上げ信号Ｃ２を入力して桁上げ信号Ｃ３及び加算データ
信号Ｓ２を外部に出力する。
【０００３】１ビット半加算器３，４は、いずれも同様
な動作をするので、１ビット半加算器３の動作について
説明する。入力データ信号Ｄ１及び桁上げ信号Ｃ１が共
に論理値“０”のとき、ＮＯＲゲート３１の出力が論理
値“１”となり、ＮＯＲゲート３４の出力即ち加算デー
タ信号Ｓ１は論理値“０”となる。またこのときＮＡＮ
Ｄゲート３２の出力が論理値“１”となり、ＮＯＴゲー
ト３３の出力即ち桁上げ信号Ｃ２は論理値“０”とな
る。
な動作をするので、１ビット半加算器３の動作について
説明する。入力データ信号Ｄ１及び桁上げ信号Ｃ１が共
に論理値“０”のとき、ＮＯＲゲート３１の出力が論理
値“１”となり、ＮＯＲゲート３４の出力即ち加算デー
タ信号Ｓ１は論理値“０”となる。またこのときＮＡＮ
Ｄゲート３２の出力が論理値“１”となり、ＮＯＴゲー
ト３３の出力即ち桁上げ信号Ｃ２は論理値“０”とな
る。
【０００４】入力データ信号Ｄ１及び桁上げ信号Ｃ１の
２つの入力のうち、いずれか一方が論理値“１”で他方
が論理値“０”のときは、ＮＯＲゲート３１の出力及び
ＮＯＴゲート３３の出力が共に論理値“０”となるの
で、加算データ信号Ｓ１は論理値“１”，桁上げ信号Ｃ
２は論理値“０”となる。入力データ信号Ｄ１及び桁上
げ信号Ｃ１の２つの入力が共に論理値“１”のときは、
ＮＯＴゲート３３の出力が論理値“１”となるので、加
算データ信号Ｓ１は論理値“０”，桁上げ信号Ｃ２は論
理値“１”となる。
２つの入力のうち、いずれか一方が論理値“１”で他方
が論理値“０”のときは、ＮＯＲゲート３１の出力及び
ＮＯＴゲート３３の出力が共に論理値“０”となるの
で、加算データ信号Ｓ１は論理値“１”，桁上げ信号Ｃ
２は論理値“０”となる。入力データ信号Ｄ１及び桁上
げ信号Ｃ１の２つの入力が共に論理値“１”のときは、
ＮＯＴゲート３３の出力が論理値“１”となるので、加
算データ信号Ｓ１は論理値“０”，桁上げ信号Ｃ２は論
理値“１”となる。
【０００５】上述の１ビット半加算器３における入出力
関係は、確かに１ビット半加算器の入出力関係となって
いる。周知のようにＣＭＯＳのＮＯＲゲート及びＮＡＮ
Ｄゲートは、夫々４個のＦＥＴを要し、ＣＭＯＳのＮＯ
Ｔゲートは２個のＦＥＴを要する。従って、図５に示す
従来の半加算回路は、１ビット当たり１４個のＦＥＴを
要する。ｎビットの図５と同様な半加算回路では、必要
となるＦＥＴの数は１４×ｎとなるので、例えば１６ビ
ットの従来の半加算回路は２２４個のＦＥＴを要する。
また、１つの桁上げ信号に対して接続されているＦＥＴ
の数は、出力側４個，入力側４個の合計８個である。
関係は、確かに１ビット半加算器の入出力関係となって
いる。周知のようにＣＭＯＳのＮＯＲゲート及びＮＡＮ
Ｄゲートは、夫々４個のＦＥＴを要し、ＣＭＯＳのＮＯ
Ｔゲートは２個のＦＥＴを要する。従って、図５に示す
従来の半加算回路は、１ビット当たり１４個のＦＥＴを
要する。ｎビットの図５と同様な半加算回路では、必要
となるＦＥＴの数は１４×ｎとなるので、例えば１６ビ
ットの従来の半加算回路は２２４個のＦＥＴを要する。
また、１つの桁上げ信号に対して接続されているＦＥＴ
の数は、出力側４個，入力側４個の合計８個である。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半加算回路では、１ビット当たりに必要となる
ＦＥＴの数が多いため消費電力が大きいという問題点が
あり、また１つの桁上げ信号に対して接続されているＦ
ＥＴの数が多いため、桁上げ信号に対する負荷容量が大
きく桁上げ信号の動作が遅くなるので桁上げ信号の演算
時間が長くなってしまうという問題点がある。
た従来の半加算回路では、１ビット当たりに必要となる
ＦＥＴの数が多いため消費電力が大きいという問題点が
あり、また１つの桁上げ信号に対して接続されているＦ
ＥＴの数が多いため、桁上げ信号に対する負荷容量が大
きく桁上げ信号の動作が遅くなるので桁上げ信号の演算
時間が長くなってしまうという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、１ビット当たりに必要となるＦＥＴの数が
少なくて消費電力が小さく、しかも高速で動作すること
ができる半加算回路を提供することを目的とする。
のであって、１ビット当たりに必要となるＦＥＴの数が
少なくて消費電力が小さく、しかも高速で動作すること
ができる半加算回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半加算回路
は、周期的にかつ相互に同時にオン・オフする第１，第
２及び第３のスイッチ手段と、前記第１のスイッチ手段
がオフである期間においてオフからオンになりその後前
記第１のスイッチ手段がオンからオフになる前にオンか
らオフになる第４のスイッチ手段と、第５，第６及び第
７のスイッチ手段を有して桁上げ演算結果の信号を出力
する桁上げ信号生成部と、第８，第９及び第１０のスイ
ッチ手段を有して加算結果の信号を出力する加算信号生
成部とを有する半加算回路において、前記第１及び第２
のスイッチ手段における各制御端は共に負論理プリチャ
ージ信号ラインに接続され前記第１及び第２のスイッチ
手段おける各第１の駆動端は共に第１の電源ラインに接
続され、前記第３のスイッチ手段における制御端はプリ
チャージ信号ラインに接続され前記第３のスイッチ手段
における第１の駆動端は第２の電源ラインに接続され、
前記第４のスイッチ手段における制御端はイネーブル信
号ラインに接続され前記第４のスイッチ手段における第
２の駆動端は前記第２のスイッチ手段の第２の駆動端及
び負論理加算データ信号ラインに接続され、前記第５の
スイッチ手段における第１の駆動端は前記第６のスイッ
チ手段の第２の駆動端に接続され前記第５のスイッチ手
段における第２の駆動端は前記第７のスイッチ手段の制
御端，前記第１のスイッチ手段の第２の駆動端及び第８
のスイッチ手段の制御端に接続され前記第５のスイッチ
手段における制御端は第１の桁上げ信号ラインに接続さ
れ、前記第６のスイッチ手段における第１の駆動端は前
記第２の電源ラインに接続され前記第６のスイッチ手段
における制御端は入力データ信号ラインに接続され、前
記第７のスイッチ手段における第１の駆動端は前記第１
の電源ラインに接続され前記第７のスイッチ手段におけ
る第２の駆動端は前記第３のスイッチ手段の第２の駆動
端及び第２の桁上げ信号ラインに接続され、前記第９及
び第１０のスイッチ手段おける各第２の駆動端は共に第
８のスイッチ手段の第１の駆動端に接続され前記第９及
び第１０のスイッチ手段おける各第１の駆動端は共に前
記第２の電源ラインの接続され前記第９及び第１０のス
イッチ手段おける制御端は前記入力データ信号ライン及
び前記第１の桁上げ信号ラインに接続され、前記第８の
スイッチ手段おける第２の駆動端は前記第４のスイッチ
手段の第１の駆動端に接続されていることを特徴とす
る。
は、周期的にかつ相互に同時にオン・オフする第１，第
２及び第３のスイッチ手段と、前記第１のスイッチ手段
がオフである期間においてオフからオンになりその後前
記第１のスイッチ手段がオンからオフになる前にオンか
らオフになる第４のスイッチ手段と、第５，第６及び第
７のスイッチ手段を有して桁上げ演算結果の信号を出力
する桁上げ信号生成部と、第８，第９及び第１０のスイ
ッチ手段を有して加算結果の信号を出力する加算信号生
成部とを有する半加算回路において、前記第１及び第２
のスイッチ手段における各制御端は共に負論理プリチャ
ージ信号ラインに接続され前記第１及び第２のスイッチ
手段おける各第１の駆動端は共に第１の電源ラインに接
続され、前記第３のスイッチ手段における制御端はプリ
チャージ信号ラインに接続され前記第３のスイッチ手段
における第１の駆動端は第２の電源ラインに接続され、
前記第４のスイッチ手段における制御端はイネーブル信
号ラインに接続され前記第４のスイッチ手段における第
２の駆動端は前記第２のスイッチ手段の第２の駆動端及
び負論理加算データ信号ラインに接続され、前記第５の
スイッチ手段における第１の駆動端は前記第６のスイッ
チ手段の第２の駆動端に接続され前記第５のスイッチ手
段における第２の駆動端は前記第７のスイッチ手段の制
御端，前記第１のスイッチ手段の第２の駆動端及び第８
のスイッチ手段の制御端に接続され前記第５のスイッチ
手段における制御端は第１の桁上げ信号ラインに接続さ
れ、前記第６のスイッチ手段における第１の駆動端は前
記第２の電源ラインに接続され前記第６のスイッチ手段
における制御端は入力データ信号ラインに接続され、前
記第７のスイッチ手段における第１の駆動端は前記第１
の電源ラインに接続され前記第７のスイッチ手段におけ
る第２の駆動端は前記第３のスイッチ手段の第２の駆動
端及び第２の桁上げ信号ラインに接続され、前記第９及
び第１０のスイッチ手段おける各第２の駆動端は共に第
８のスイッチ手段の第１の駆動端に接続され前記第９及
び第１０のスイッチ手段おける各第１の駆動端は共に前
記第２の電源ラインの接続され前記第９及び第１０のス
イッチ手段おける制御端は前記入力データ信号ライン及
び前記第１の桁上げ信号ラインに接続され、前記第８の
スイッチ手段おける第２の駆動端は前記第４のスイッチ
手段の第１の駆動端に接続されていることを特徴とす
る。
【０００９】
【作用】本発明に係る半加算回路においては、第１，第
２及び第３のスイッチ手段は、プリチャージ動作を制御
し、周期的にかつ相互に同時にオン・オフするダイナミ
ック動作をするので、出力レベルの変化等において電源
間に貫通電流が流れない。また、第４のスイッチ手段
は、第１のスイッチ手段がオフである期間においてオフ
からオンになりその後前記第１のスイッチ手段がオンか
らオフになる前にオンからオフになり、イネーブル動作
を制御する。第５，第６及び第７のスイッチ手段は、入
力データ信号と第１の桁上げ信号とを入力して桁上げ演
算を行い第２の桁上げ信号と加算制御信号を出力する桁
上げ信号生成部を形成する。第８，第９及び第１０のス
イッチ手段は、入力データ信号と桁上げ信号と加算制御
信号とを入力して加算結果の信号である加算データ信号
を出力する加算信号生成部を形成する。
２及び第３のスイッチ手段は、プリチャージ動作を制御
し、周期的にかつ相互に同時にオン・オフするダイナミ
ック動作をするので、出力レベルの変化等において電源
間に貫通電流が流れない。また、第４のスイッチ手段
は、第１のスイッチ手段がオフである期間においてオフ
からオンになりその後前記第１のスイッチ手段がオンか
らオフになる前にオンからオフになり、イネーブル動作
を制御する。第５，第６及び第７のスイッチ手段は、入
力データ信号と第１の桁上げ信号とを入力して桁上げ演
算を行い第２の桁上げ信号と加算制御信号を出力する桁
上げ信号生成部を形成する。第８，第９及び第１０のス
イッチ手段は、入力データ信号と桁上げ信号と加算制御
信号とを入力して加算結果の信号である加算データ信号
を出力する加算信号生成部を形成する。
【００１０】これらにより本発明に係る半加算回路は、
１ビット半加算器を構成しており、１ビット当たりに必
要となるＦＥＴの数が少ないため、低消費電力化及び低
外形容量化をすることができる。更に、本発明に係る半
加算回路は、１つの桁上げ信号に対して接続されている
ＦＥＴの数が少ないので、高速で動作することができ
る。
１ビット半加算器を構成しており、１ビット当たりに必
要となるＦＥＴの数が少ないため、低消費電力化及び低
外形容量化をすることができる。更に、本発明に係る半
加算回路は、１つの桁上げ信号に対して接続されている
ＦＥＴの数が少ないので、高速で動作することができ
る。
【００１１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１２】図１は、本発明の第１の実施例に係る半加
算回路を示す回路図である。図１に示す本第１の実施例
に係る半加算回路は、２ビットの半加算回路であり、下
位ビット用の１ビット半加算器１と上位ビット用の１ビ
ット半加算器２とで構成されている。１ビット半加算器
１は、Ｐ型のＦＥＴであるＦＥＴＰ１〜Ｐ３とＮ型のＦ
ＥＴであるＦＥＴＮ１〜Ｎ７とで構成されている。
算回路を示す回路図である。図１に示す本第１の実施例
に係る半加算回路は、２ビットの半加算回路であり、下
位ビット用の１ビット半加算器１と上位ビット用の１ビ
ット半加算器２とで構成されている。１ビット半加算器
１は、Ｐ型のＦＥＴであるＦＥＴＰ１〜Ｐ３とＮ型のＦ
ＥＴであるＦＥＴＮ１〜Ｎ７とで構成されている。
【００１３】ＦＥＴＰ２，Ｐ３において、ゲートは共に
プリチャージ信号Ｐ’のラインに、ソースは共に電源電
圧ＶDDのラインに夫々接続されている。ＦＥＴＮ６おい
て、ゲートはプリチャージ信号Ｐのラインに、ソースは
電源電圧ＶSSのラインに夫々接続されている。ＦＥＴＮ
７おいて、ゲートはイネーブル信号Ｅのラインに、ドレ
インはＦＥＴＰ３のドレイン及び加算データ信号Ｓ’１
のラインに夫々接続されている。
プリチャージ信号Ｐ’のラインに、ソースは共に電源電
圧ＶDDのラインに夫々接続されている。ＦＥＴＮ６おい
て、ゲートはプリチャージ信号Ｐのラインに、ソースは
電源電圧ＶSSのラインに夫々接続されている。ＦＥＴＮ
７おいて、ゲートはイネーブル信号Ｅのラインに、ドレ
インはＦＥＴＰ３のドレイン及び加算データ信号Ｓ’１
のラインに夫々接続されている。
【００１４】ＦＥＴＮ１において、ソースはＦＥＴＮ２
のドレインに、ドレインはＦＥＴＰ１のゲート，ＦＥＴ
Ｐ２のドレイン及びＦＥＴＮ３のゲートに、ゲートは桁
上げ信号Ｃ１のラインに夫々接続されている。ＦＥＴＮ
２のソースは電源電圧ＶSSのラインに、ＦＥＴＰ１のソ
ースは電源電圧ＶDDのラインに、ＦＥＴＮ２のゲートは
入力データ信号Ｄ１のラインに、ＦＥＴＰ１のドレイン
はＦＥＴＮ６のドレイン及び桁上げ信号Ｃ２のラインに
夫々接続されている。
のドレインに、ドレインはＦＥＴＰ１のゲート，ＦＥＴ
Ｐ２のドレイン及びＦＥＴＮ３のゲートに、ゲートは桁
上げ信号Ｃ１のラインに夫々接続されている。ＦＥＴＮ
２のソースは電源電圧ＶSSのラインに、ＦＥＴＰ１のソ
ースは電源電圧ＶDDのラインに、ＦＥＴＮ２のゲートは
入力データ信号Ｄ１のラインに、ＦＥＴＰ１のドレイン
はＦＥＴＮ６のドレイン及び桁上げ信号Ｃ２のラインに
夫々接続されている。
【００１５】ＦＥＴＮ４，Ｎ５において、ドレインは共
にＦＥＴＮ３のソースに、ソースは共に電源電圧ＶSSの
ラインに、ゲートは入力データ信号Ｄ１及び桁上げ信号
Ｃ１のラインに夫々接続されている。ＦＥＴＮ３のドレ
インはＦＥＴＮ７のソースに接続されている。
にＦＥＴＮ３のソースに、ソースは共に電源電圧ＶSSの
ラインに、ゲートは入力データ信号Ｄ１及び桁上げ信号
Ｃ１のラインに夫々接続されている。ＦＥＴＮ３のドレ
インはＦＥＴＮ７のソースに接続されている。
【００１６】１ビット半加算器２も、１ビット半加算器
１と同一の構成であり、入力データ信号Ｄ２，加算デー
タ信号Ｓ’２及び桁上げ信号Ｃ３は、１ビット半加算器
１の入力データ信号Ｄ１，加算データ信号Ｓ’１及び桁
上げ信号Ｃ２に夫々対応している。また１ビット半加算
器１の桁上げ信号Ｃ１に対応する信号は、１ビット半加
算器１から入力する桁上げ信号Ｃ２である。
１と同一の構成であり、入力データ信号Ｄ２，加算デー
タ信号Ｓ’２及び桁上げ信号Ｃ３は、１ビット半加算器
１の入力データ信号Ｄ１，加算データ信号Ｓ’１及び桁
上げ信号Ｃ２に夫々対応している。また１ビット半加算
器１の桁上げ信号Ｃ１に対応する信号は、１ビット半加
算器１から入力する桁上げ信号Ｃ２である。
【００１７】次に、上述の如く構成された本第１の実施
例に係る半加算回路の動作について説明する。１ビット
半加算器１，２は、いずれも同様な動作をするので、１
ビット半加算器１の動作について説明する。図２は、図
１に示す１ビット半加算器１の動作を説明するためのタ
イムチャートである。図２に示すように、プリチャージ
信号Ｐは、区間ａで論理値“１”となり、区間ｂ，ｃ，
ｄで論理値“０”となる信号である。プリチャージ信号
Ｐ’は、プリチャージ信号Ｐを逆相にした信号である。
イネーブル信号Ｅは、区間ａの開始時に論理値“１”か
ら論理値“０”へ、区間ｂ，ｃ，ｄの各区間におけるほ
ぼ中間時に論理値“０”から論理値“１”へ変る信号で
ある。
例に係る半加算回路の動作について説明する。１ビット
半加算器１，２は、いずれも同様な動作をするので、１
ビット半加算器１の動作について説明する。図２は、図
１に示す１ビット半加算器１の動作を説明するためのタ
イムチャートである。図２に示すように、プリチャージ
信号Ｐは、区間ａで論理値“１”となり、区間ｂ，ｃ，
ｄで論理値“０”となる信号である。プリチャージ信号
Ｐ’は、プリチャージ信号Ｐを逆相にした信号である。
イネーブル信号Ｅは、区間ａの開始時に論理値“１”か
ら論理値“０”へ、区間ｂ，ｃ，ｄの各区間におけるほ
ぼ中間時に論理値“０”から論理値“１”へ変る信号で
ある。
【００１８】先ず、区間ａにおける動作について説明す
る。この区間ａで桁上げ信号Ｃは、論理値“０”にされ
る。区間ａにおいては、ＦＥＴＮ１がオフでありＦＥＴ
Ｐ２がオンであるから、ＦＥＴＰ１及びＦＥＴＮ３のゲ
ートが電源電圧ＶDDの電位（論理値“１”の電位）にチ
ャージされてＦＥＴＰ１はオフ，ＦＥＴＮ３はオンとな
る。また、ＦＥＴＮ７がオフでありＦＥＴＮ６及びＦＥ
ＴＰ３がオンであるから、ＦＥＴＰ１のドレインは電源
電圧ＶSSの電位（論理値“０”の電位）にチャージさ
れ、ＦＥＴＮ７のドレインは電源電圧ＶDDの電位（論理
値“１”の電位）にチャージされる。従って、桁上げ信
号Ｃ２は論理値“０”に、加算データ信号は論理値
“１”になる。このように区間ａは、ＦＥＴＰ１及びＦ
ＥＴＮ７のゲート及びドレインをプリチャージして演算
サイクルにおける初期状態にセットする区間である。Ｆ
ＥＴＰ２，ＦＥＴＰ３及びＦＥＴＮ６は、このプリチャ
ージ動作を判断するスイッチとして動作している。
る。この区間ａで桁上げ信号Ｃは、論理値“０”にされ
る。区間ａにおいては、ＦＥＴＮ１がオフでありＦＥＴ
Ｐ２がオンであるから、ＦＥＴＰ１及びＦＥＴＮ３のゲ
ートが電源電圧ＶDDの電位（論理値“１”の電位）にチ
ャージされてＦＥＴＰ１はオフ，ＦＥＴＮ３はオンとな
る。また、ＦＥＴＮ７がオフでありＦＥＴＮ６及びＦＥ
ＴＰ３がオンであるから、ＦＥＴＰ１のドレインは電源
電圧ＶSSの電位（論理値“０”の電位）にチャージさ
れ、ＦＥＴＮ７のドレインは電源電圧ＶDDの電位（論理
値“１”の電位）にチャージされる。従って、桁上げ信
号Ｃ２は論理値“０”に、加算データ信号は論理値
“１”になる。このように区間ａは、ＦＥＴＰ１及びＦ
ＥＴＮ７のゲート及びドレインをプリチャージして演算
サイクルにおける初期状態にセットする区間である。Ｆ
ＥＴＰ２，ＦＥＴＰ３及びＦＥＴＮ６は、このプリチャ
ージ動作を判断するスイッチとして動作している。
【００１９】区間ｂは、入力データ信号Ｄ１及び桁上げ
信号Ｃ１が共に論理値“１”であるときの演算区間であ
る。区間ｂにおいては、ＦＥＴＰ２はオフであり、ＦＥ
ＴＮ１及びＦＥＴＮ２が共にオンになるから、ＦＥＴＰ
１及びＦＥＴＮ３のゲートが電源電圧ＶSSの電位にな
り、ＦＥＴＰ１はオンに、ＦＥＴＮ３はオフになる。Ｆ
ＥＴＮ６及びＦＥＴＰ３はオンであるから、桁上げ信号
Ｃ２は論理値“１”になる。一方、ＦＥＴＮ７のドレイ
ンは区間ａでプリチャージされたままであるので、加算
データ信号Ｓ’１は論理値“１”のままである。
信号Ｃ１が共に論理値“１”であるときの演算区間であ
る。区間ｂにおいては、ＦＥＴＰ２はオフであり、ＦＥ
ＴＮ１及びＦＥＴＮ２が共にオンになるから、ＦＥＴＰ
１及びＦＥＴＮ３のゲートが電源電圧ＶSSの電位にな
り、ＦＥＴＰ１はオンに、ＦＥＴＮ３はオフになる。Ｆ
ＥＴＮ６及びＦＥＴＰ３はオンであるから、桁上げ信号
Ｃ２は論理値“１”になる。一方、ＦＥＴＮ７のドレイ
ンは区間ａでプリチャージされたままであるので、加算
データ信号Ｓ’１は論理値“１”のままである。
【００２０】区間ｃは、入力データ信号Ｄ１及び桁上げ
信号Ｃ１における一方の信号が論理値“１”であり他方
の信号が論理値“０”であるときの演算区間である。入
力データ信号Ｄ１が論理値“１”で桁上げ信号Ｃ１が論
理値“０”の場合は、ＦＥＴＰ２はオフであり、ＦＥＴ
Ｎ１もオフになるから、ＦＥＴＰ１及びＦＥＴＮ３のゲ
ートは区間ａでプリチャージされたままであり、ＦＥＴ
Ｐ１はオフ、ＦＥＴＮ３はオンのままである。またＦＥ
ＴＮ６及がオフであるから、ＦＥＴＰ１のドレインも区
間ａでプリチャージされたままであり、桁上げ信号Ｃ２
は論理値“０”のままである。一方、ＦＥＴＰ３がオフ
であり、ＦＥＴＮ４がオンになるから、ＦＥＴＮ７がオ
ンである間（イネーブル信号Ｅが論理値“１”である
間）、加算データ信号Ｓ’１は論理値“０”になる。図
２に示すようにイネーブル信号Ｅが論理値“１”である
タイミングＴｃにおいて、桁上げ信号Ｃ２及び加算デー
タ信号Ｓ’１をサンプリングする。ＦＥＴＮ７は、イネ
ーブル動作を判断するスイッチとして動作している。な
お、区間ｂ及び区間ｄにおいてもタイミングＴｃに対応
するタイミングＴｂ，Ｔｄにおいて桁上げ信号Ｃ２及び
加算データ信号Ｓ’１をサンプリングする。
信号Ｃ１における一方の信号が論理値“１”であり他方
の信号が論理値“０”であるときの演算区間である。入
力データ信号Ｄ１が論理値“１”で桁上げ信号Ｃ１が論
理値“０”の場合は、ＦＥＴＰ２はオフであり、ＦＥＴ
Ｎ１もオフになるから、ＦＥＴＰ１及びＦＥＴＮ３のゲ
ートは区間ａでプリチャージされたままであり、ＦＥＴ
Ｐ１はオフ、ＦＥＴＮ３はオンのままである。またＦＥ
ＴＮ６及がオフであるから、ＦＥＴＰ１のドレインも区
間ａでプリチャージされたままであり、桁上げ信号Ｃ２
は論理値“０”のままである。一方、ＦＥＴＰ３がオフ
であり、ＦＥＴＮ４がオンになるから、ＦＥＴＮ７がオ
ンである間（イネーブル信号Ｅが論理値“１”である
間）、加算データ信号Ｓ’１は論理値“０”になる。図
２に示すようにイネーブル信号Ｅが論理値“１”である
タイミングＴｃにおいて、桁上げ信号Ｃ２及び加算デー
タ信号Ｓ’１をサンプリングする。ＦＥＴＮ７は、イネ
ーブル動作を判断するスイッチとして動作している。な
お、区間ｂ及び区間ｄにおいてもタイミングＴｃに対応
するタイミングＴｂ，Ｔｄにおいて桁上げ信号Ｃ２及び
加算データ信号Ｓ’１をサンプリングする。
【００２１】区間ｃにおいては、入力データ信号Ｄ１と
桁上げ信号Ｃ１との値を入替えても動作結果は変らない
ので、入力データ信号Ｄ１が論理値“０”で桁上げ信号
Ｃ１が論理値“１”の場合も、桁上げ信号Ｃ２及び加算
データ信号Ｓ’１は共に論理値“０”になる。
桁上げ信号Ｃ１との値を入替えても動作結果は変らない
ので、入力データ信号Ｄ１が論理値“０”で桁上げ信号
Ｃ１が論理値“１”の場合も、桁上げ信号Ｃ２及び加算
データ信号Ｓ’１は共に論理値“０”になる。
【００２２】区間ｄは、入力データ信号Ｄ１及び桁上げ
信号Ｃ１が共に論理値“０”であるときの演算区間であ
る。区間ｄにおいては、ＦＥＴＰ２はオフであり、ＦＥ
ＴＮ１及びＦＥＴＮ２が共にオフになるから、ＦＥＴＰ
１は区間ａでオフになったままであり、ＦＥＴＮ３も区
間ａでオンになったままである。またＦＥＴＮ６及びＦ
ＥＴＰ３がオフであり、ＦＥＴＮ４及びＦＥＴＮ５もオ
フになるから、ＦＥＴＰ１及びＦＥＴＮ７のドレインは
区間ａでプリチャージされたままであり、桁上げ信号Ｃ
２は論理値“０”に、加算データ信号Ｓ’１は論理値
“１”になっている。
信号Ｃ１が共に論理値“０”であるときの演算区間であ
る。区間ｄにおいては、ＦＥＴＰ２はオフであり、ＦＥ
ＴＮ１及びＦＥＴＮ２が共にオフになるから、ＦＥＴＰ
１は区間ａでオフになったままであり、ＦＥＴＮ３も区
間ａでオンになったままである。またＦＥＴＮ６及びＦ
ＥＴＰ３がオフであり、ＦＥＴＮ４及びＦＥＴＮ５もオ
フになるから、ＦＥＴＰ１及びＦＥＴＮ７のドレインは
区間ａでプリチャージされたままであり、桁上げ信号Ｃ
２は論理値“０”に、加算データ信号Ｓ’１は論理値
“１”になっている。
【００２３】以上説明したように１ビット半加算器１
は、確かに１ビット半加算器としての入出力関係を満足
するように動作する。１ビット半加算器１は、１０個の
ＦＥＴで構成されている。これらの図１に示す半加算回
路と同様にして、１６ビットの半加算回路を構成すれ
ば、必要となるＦＥＴの数は１６０個である。また、１
つの桁上げ信号のラインに対して接続されているＦＥＴ
の数は、出力側２個，入力側２個の合計４個である。こ
のように、本第１の実施例に係る半加算回路は、１ビッ
ト当たりに必要となるＦＥＴの数が少なく、かつ、１つ
の桁上げ信号に対して接続されているＦＥＴの数も少な
い。
は、確かに１ビット半加算器としての入出力関係を満足
するように動作する。１ビット半加算器１は、１０個の
ＦＥＴで構成されている。これらの図１に示す半加算回
路と同様にして、１６ビットの半加算回路を構成すれ
ば、必要となるＦＥＴの数は１６０個である。また、１
つの桁上げ信号のラインに対して接続されているＦＥＴ
の数は、出力側２個，入力側２個の合計４個である。こ
のように、本第１の実施例に係る半加算回路は、１ビッ
ト当たりに必要となるＦＥＴの数が少なく、かつ、１つ
の桁上げ信号に対して接続されているＦＥＴの数も少な
い。
【００２４】なお、図１に示す本第１の実施例に係る半
加算回路において、ＦＥＴＰ２，ＦＥＴＰ３，ＦＥＴＮ
６及びＦＥＴＮ７のかわりに他のスイッチ素子を用いる
こともできる。また、入力データ信号Ｄ１及び桁上げ信
号Ｃ１とＦＥＴＮ１及びＦＥＴＮ２との接続を相互に逆
に接続しても、又は入力データ信号Ｄ１及び桁上げ信号
Ｃ１とＦＥＴＮ４及びＦＥＴＮ５との接続を相互に逆に
接続しても上述の動作は変らない。
加算回路において、ＦＥＴＰ２，ＦＥＴＰ３，ＦＥＴＮ
６及びＦＥＴＮ７のかわりに他のスイッチ素子を用いる
こともできる。また、入力データ信号Ｄ１及び桁上げ信
号Ｃ１とＦＥＴＮ１及びＦＥＴＮ２との接続を相互に逆
に接続しても、又は入力データ信号Ｄ１及び桁上げ信号
Ｃ１とＦＥＴＮ４及びＦＥＴＮ５との接続を相互に逆に
接続しても上述の動作は変らない。
【００２５】図３は、本発明の第２の実施例に係る半加
算回路を示す回路図である。図３に示す本第２の実施例
に係る半加算回路は、図１に示す第１の実施例に係る半
加算回路におけるＰ型ＦＥＴをＮ型ＦＥＴに、Ｎ型ＦＥ
ＴをＰ型ＦＥＴに置き換えて構成されている。従って電
源電圧ＶDD，ＶSSも置き換え、更に入力信号及び出力信
号も図１に示す入力信号及び出力信号とは逆相にされて
いる。
算回路を示す回路図である。図３に示す本第２の実施例
に係る半加算回路は、図１に示す第１の実施例に係る半
加算回路におけるＰ型ＦＥＴをＮ型ＦＥＴに、Ｎ型ＦＥ
ＴをＰ型ＦＥＴに置き換えて構成されている。従って電
源電圧ＶDD，ＶSSも置き換え、更に入力信号及び出力信
号も図１に示す入力信号及び出力信号とは逆相にされて
いる。
【００２６】図４は、図３に示す１ビット半加算器１１
の動作を説明するためのタイムチャートである。図４と
図２とを比べると、図４に示す各信号は、図２に示すイ
ネーブル信号Ｅ、入力データ信号Ｄ１、桁上げ信号Ｃ
１，Ｃ２及び加算データ信号Ｓ１’が逆相になっただけ
である。従って、図３に示す１ビット半加算器１２は、
図１に示す１ビット半加算器１と等価な動作をすること
がわかるので、図３に示す本第２の実施例に係る半加算
回路は、第１の実施例に係る半加算回路と等価であるこ
とがわかる。
の動作を説明するためのタイムチャートである。図４と
図２とを比べると、図４に示す各信号は、図２に示すイ
ネーブル信号Ｅ、入力データ信号Ｄ１、桁上げ信号Ｃ
１，Ｃ２及び加算データ信号Ｓ１’が逆相になっただけ
である。従って、図３に示す１ビット半加算器１２は、
図１に示す１ビット半加算器１と等価な動作をすること
がわかるので、図３に示す本第２の実施例に係る半加算
回路は、第１の実施例に係る半加算回路と等価であるこ
とがわかる。
【００２７】
【発明の効果】以上説明したように本発明に係る半加算
回路によれば、ダイナミック動作をするので、出力レベ
ルの変化等において電源間に貫通電流が流れず、しかも
１ビット当たりに必要となるＦＥＴの数が少ないので、
低消費電力化及び低外形容量化をすることができる。更
に、本発明に係る半加算回路は、１つの桁上げ信号に対
して接続されているＦＥＴの数が少ないので、高速で動
作することができる。
回路によれば、ダイナミック動作をするので、出力レベ
ルの変化等において電源間に貫通電流が流れず、しかも
１ビット当たりに必要となるＦＥＴの数が少ないので、
低消費電力化及び低外形容量化をすることができる。更
に、本発明に係る半加算回路は、１つの桁上げ信号に対
して接続されているＦＥＴの数が少ないので、高速で動
作することができる。
【図１】本発明の第１の実施例に係る半加算回路を示す
回路図である。
回路図である。
【図２】図１に示す１ビット半加算器１の動作を説明す
るためのタイムチャートである。
るためのタイムチャートである。
【図３】本発明の第２の実施例に係る半加算回路を示す
回路図である。
回路図である。
【図４】図３に示す１ビット半加算器１１の動作を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図５】従来の半加算回路の一例を示すブロック図であ
る。
る。
１，２；１ビット半加算器 Ｐ１，Ｐ２，Ｐ３，Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ
６，Ｎ７；ＦＥＴ
６，Ｎ７；ＦＥＴ
Claims (4)
- 【請求項１】 周期的にかつ相互に同時にオン・オフす
る第１，第２及び第３のスイッチ手段と、前記第１のス
イッチ手段がオフである期間においてオフからオンにな
りその後前記第１のスイッチ手段がオンからオフになる
前にオンからオフになる第４のスイッチ手段と、第５，
第６及び第７のスイッチ手段を有して桁上げ演算結果の
信号を出力する桁上げ信号生成部と、第８，第９及び第
１０のスイッチ手段を有して加算結果の信号を出力する
加算信号生成部とを有する半加算回路において、 前記第１及び第２のスイッチ手段における各制御端は共
に負論理プリチャージ信号ラインに接続され前記第１及
び第２のスイッチ手段おける各第１の駆動端は共に第１
の電源ラインに接続され、前記第３のスイッチ手段にお
ける制御端はプリチャージ信号ラインに接続され前記第
３のスイッチ手段における第１の駆動端は第２の電源ラ
インに接続され、前記第４のスイッチ手段における制御
端はイネーブル信号ラインに接続され前記第４のスイッ
チ手段における第２の駆動端は前記第２のスイッチ手段
の第２の駆動端及び負論理加算データ信号ラインに接続
され、前記第５のスイッチ手段における第１の駆動端は
前記第６のスイッチ手段の第２の駆動端に接続され、 前記第５のスイッチ手段における第２の駆動端は前記第
７のスイッチ手段の制御端，前記第１のスイッチ手段の
第２の駆動端及び第８のスイッチ手段の制御端に接続さ
れ前記第５のスイッチ手段における制御端は第１の桁上
げ信号ラインに接続され、前記第６のスイッチ手段にお
ける第１の駆動端は前記第２の電源ラインに接続され前
記第６のスイッチ手段における制御端は入力データ信号
ラインに接続され、前記第７のスイッチ手段における第
１の駆動端は前記第１の電源ラインに接続され前記第７
のスイッチ手段における第２の駆動端は前記第３のスイ
ッチ手段の第２の駆動端及び第２の桁上げ信号ラインに
接続され、前記第９及び第１０のスイッチ手段おける各
第２の駆動端は共に第８のスイッチ手段の第１の駆動端
に接続され前記第９及び第１０のスイッチ手段おける各
第１の駆動端は共に前記第２の電源ラインの接続され前
記第９及び第１０のスイッチ手段おける制御端は前記入
力データ信号ライン及び前記第１の桁上げ信号ラインに
接続され、前記第８のスイッチ手段おける第２の駆動端
は前記第４のスイッチ手段の第１の駆動端に接続されて
いることを特徴とする半加算回路。 - 【請求項２】 前記桁上げ信号生成部は、第１の導電型
であり電界効果型の第１及び第２のトランジスタと、第
２の導電型であり電界効果型の第３のトランジスタとを
有して、前記第１のトランジスタのソースは前記第２の
トランジスタのドレインに、前記第１のトランジスタの
ドレインは前記第３のトランジスタのゲート及び前記第
１のスイッチ手段の第２の駆動端に接続され、前記第２
のトランジスタのソースは前記第２の電源ラインに、前
記第３のトランジスタのソースは前記第１の電源ライン
に、前記第１のトランジスタのドレインは前記第１のス
イッチ手段の第２の駆動端に、前記第１のトランジスタ
のゲートは前記入力データ信号ラインに、前記第２のト
ランジスタのゲートは前記第１の桁上げ信号ラインに接
続されていることを特徴とする請求項１に記載の半加算
回路。 - 【請求項３】 前記加算信号生成部は、前記第１の導電
型であり電界効果型の第４，第５及び第６のトランジス
タを有して、前記第５及び第６のトランジスタの各ドレ
インは共に前記第４のトランジスタのソースに、前記第
４のトランジスタのドレインは前記第４のスイッチ手段
の第１の駆動端に、前記第４のトランジスタのゲートは
前記第１のスイッチ手段の第２の駆動端に、前記第５及
び第６のトランジスタの各ソースは共に前記第２の電源
ラインに、前記第５のトランジスタのゲートは前記入力
データ信号ラインに、前記第６のトランジスタのゲート
は前記第１の桁上げ信号ラインに接続されていることを
特徴とする請求項１に記載の半加算回路。 - 【請求項４】 前記桁上げ信号生成部は、前記第１，第
２及び第３のトランジスタを有して、前記第１のトラン
ジスタのソースは前記第２のトランジスタのドレイン
に、前記第１のトランジスタのドレインは前記第３のト
ランジスタのゲート及び前記第１のスイッチ手段の第２
の駆動端に、前記第２のトランジスタのソースは前記第
２の電源ラインに、前記第３のトランジスタのソースは
前記第１の電源ラインに、前記第３のトランジスタのド
レインは前記第２の桁上げ信号ラインに接続され、前記
第１のトランジスタのゲートは前記入力データ信号ライ
ンに、前記第２のトランジスタのゲートは前記第１の桁
上げ信号ラインに接続されており、更に、前記加算信号
生成部は、前記第４，第５及び第６のトランジスタを有
して、前記第５及び第６のトランジスタの各ドレインは
共に前記第４のトランジスタのソースに、前記第４のト
ランジスタのドレインは前記第４のスイッチ手段の第１
の駆動端に、前記第４のトランジスタのゲートは前記第
１のスイッチ手段の第２の駆動端に、前記第５及び第６
のトランジスタの各ソースは共に前記第２の電源ライン
に、前記第５のトランジスタのゲートは前記入力データ
信号ラインに、前記第６のトランジスタのゲートは前記
第１の桁上げ信号ラインに接続されていることを特徴と
する請求項１に記載の半加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108392A JPH05233221A (ja) | 1992-02-18 | 1992-02-18 | 半加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3108392A JPH05233221A (ja) | 1992-02-18 | 1992-02-18 | 半加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233221A true JPH05233221A (ja) | 1993-09-10 |
Family
ID=12321526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3108392A Pending JPH05233221A (ja) | 1992-02-18 | 1992-02-18 | 半加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233221A (ja) |
-
1992
- 1992-02-18 JP JP3108392A patent/JPH05233221A/ja active Pending
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