JPH0194673A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0194673A JPH0194673A JP25279687A JP25279687A JPH0194673A JP H0194673 A JPH0194673 A JP H0194673A JP 25279687 A JP25279687 A JP 25279687A JP 25279687 A JP25279687 A JP 25279687A JP H0194673 A JPH0194673 A JP H0194673A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
ショットキーバリアゲート型電界効果トランジスタの製
造方法に関する。
ショットキーバリアゲート型電界効果トランジスタの製
造方法に関する。
電界効果トランジスタの特性を向上させるためにはゲー
ト長の短縮が最も効果的である。ゲート長１μｍ以下の
微細なゲート電極を有する電界効果トランジスタを形成
する手段として異方性ドライエツチングにより絶縁膜側
壁部に残置した金属膜を利用する方法がある。
ト長の短縮が最も効果的である。ゲート長１μｍ以下の
微細なゲート電極を有する電界効果トランジスタを形成
する手段として異方性ドライエツチングにより絶縁膜側
壁部に残置した金属膜を利用する方法がある。
第２図（ａ）〜（ｄ）は従来の電界効果トランジスタの
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
第２図（ａ）に示すように、半絶縁性のＧａＡｓ基板１
の上に形成した能動層２の上に化学的気相成長法（以後
ＣＶＤと記す）により酸化硅素膜４を堆積する。
の上に形成した能動層２の上に化学的気相成長法（以後
ＣＶＤと記す）により酸化硅素膜４を堆積する。
次に、第２図（ｂ）に示すように、ＣＦ４ガスを用いた
反応性イオンエツチング（以後ＲＩＥと記す）により選
択的にエツチングして能動層２の表面に垂直な側壁部を
形成し、前記側壁部を含む表面に硅化タングステン層５
を堆積する。
反応性イオンエツチング（以後ＲＩＥと記す）により選
択的にエツチングして能動層２の表面に垂直な側壁部を
形成し、前記側壁部を含む表面に硅化タングステン層５
を堆積する。
次に、第２図（ｃ）に示すように、ＣＦ４ガスを用いた
ＲＩＥにより全面を異方性エツチングし、前記側壁部の
みに硅化タングステン層５を残して他の部分の硅化タン
グステン層５を除去し、ゲート電極６を形成する。
ＲＩＥにより全面を異方性エツチングし、前記側壁部の
みに硅化タングステン層５を残して他の部分の硅化タン
グステン層５を除去し、ゲート電極６を形成する。
次に、第２図（ｄ）に示すように、酸化硅素膜４のみを
エツチングして除去し、ゲート電極６の両側近傍の能動
層２′の上にオーミックコンタクトを有するソース電極
７及びドレイン電極８を選択的に形成してＧａＡｓショ
ットキーゲート型電界効果トランジスタ（以後ＭＥＳ
ＦＥＴと記す）を構成する。
エツチングして除去し、ゲート電極６の両側近傍の能動
層２′の上にオーミックコンタクトを有するソース電極
７及びドレイン電極８を選択的に形成してＧａＡｓショ
ットキーゲート型電界効果トランジスタ（以後ＭＥＳ
ＦＥＴと記す）を構成する。
電界効果トランジスタ、特にＭＥＳ ＦＥＴの場合に
は、ゲート電極と半導体能動層の界面の特性が重要であ
り、界面が汚染されていたり、ゲート電極下の半導体能
動層表面がダメージを受けていると、良好なＦＥＴ特性
が得られない。
は、ゲート電極と半導体能動層の界面の特性が重要であ
り、界面が汚染されていたり、ゲート電極下の半導体能
動層表面がダメージを受けていると、良好なＦＥＴ特性
が得られない。
上述した従来の電界効果トランジスタの製造方法は、ゲ
ート電極の下の半導体能動層の表面が絶縁膜の側壁部を
形成する際にエツチングのダメージを受け、チャネルの
電子濃度の減少や、ショットキー特性の劣化などが起り
、ＦＥＴ特性が不安定になるという問題点があった。
ート電極の下の半導体能動層の表面が絶縁膜の側壁部を
形成する際にエツチングのダメージを受け、チャネルの
電子濃度の減少や、ショットキー特性の劣化などが起り
、ＦＥＴ特性が不安定になるという問題点があった。
本発明の目的は、この様なエツチングダメージによるＦ
ＥＴ特性の劣化を抑制し、微細ゲート電極を有する良好
な特性の電界効果トランジスタの製造方法を提供するこ
とにある。
ＥＴ特性の劣化を抑制し、微細ゲート電極を有する良好
な特性の電界効果トランジスタの製造方法を提供するこ
とにある。
〔問題５点を解決するための手段〕
本発明の電界効果トランジスタの製造方法は、半絶縁性
半導体基板上に設けた能動層の上に金属膜を形成し該金
属膜の上に絶縁膜を形成する工程と、前記絶縁膜を異方
性ドライエツチング法により選択的に除去する工程と、
前記絶縁膜をマスクとして前記金属膜をウェットエツチ
ングにより除去して前記金属膜及び前記絶縁膜の側壁部
を設ける工程と、前記側壁部を含む表面に導電性膜を堆
積し異方性エツチング法により前記側壁部の前記導電性
膜のみを残して他の部分の前記導電性膜を除去しゲート
電極を形成する工程と、前記絶縁膜および前記金属膜を
除去し前記ゲート電極の両側近傍の前記能動層上に選択
的にソース電極及びドレイン電極を形成する工程とを含
んで構成される。
半導体基板上に設けた能動層の上に金属膜を形成し該金
属膜の上に絶縁膜を形成する工程と、前記絶縁膜を異方
性ドライエツチング法により選択的に除去する工程と、
前記絶縁膜をマスクとして前記金属膜をウェットエツチ
ングにより除去して前記金属膜及び前記絶縁膜の側壁部
を設ける工程と、前記側壁部を含む表面に導電性膜を堆
積し異方性エツチング法により前記側壁部の前記導電性
膜のみを残して他の部分の前記導電性膜を除去しゲート
電極を形成する工程と、前記絶縁膜および前記金属膜を
除去し前記ゲート電極の両側近傍の前記能動層上に選択
的にソース電極及びドレイン電極を形成する工程とを含
んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ＞に示すように、半絶縁性ＧａＡｓ基
板１の上にｎ型ＧａＡｓ能動層２を設け、能動層２の上
にアルミニウム膜３を０．１μｍの厚さに堆積し、アル
ミニウム膜３の上に酸に、ＣＦ４ガスを用い圧力８Ｘ１
０−２Ｔｏｒｒ、電力０．９Ｗの条件で酸化硅素膜４を
選択的に異方性ドライエツチングして能動層２の表面に
垂直な酸化硅素膜４の側壁部を設ける０次に、酸化硅素
膜４をマスクとして燐酸溶液を用いたエツチングにより
アルミニウム膜３を除去する。
板１の上にｎ型ＧａＡｓ能動層２を設け、能動層２の上
にアルミニウム膜３を０．１μｍの厚さに堆積し、アル
ミニウム膜３の上に酸に、ＣＦ４ガスを用い圧力８Ｘ１
０−２Ｔｏｒｒ、電力０．９Ｗの条件で酸化硅素膜４を
選択的に異方性ドライエツチングして能動層２の表面に
垂直な酸化硅素膜４の側壁部を設ける０次に、酸化硅素
膜４をマスクとして燐酸溶液を用いたエツチングにより
アルミニウム膜３を除去する。
次に、第１図（ｂ）に示すように、前記側壁部を含む表
面に硅化タングステン膜５を０．５μｍの厚さに堆積す
る。
面に硅化タングステン膜５を０．５μｍの厚さに堆積す
る。
次に、第１図（Ｃ）に示すように、ＣＦ４ガスを用い圧
力２Ｘ１０−１Ｔｏｒｒ、電力０５２５Ｗの条件で異方
性ドライエツチングし、前記側壁部にのみ硅化タングス
テン膜５を残して他の部分の硅化タングステン膜５を除
去し、ゲート電極６を形成する。
力２Ｘ１０−１Ｔｏｒｒ、電力０５２５Ｗの条件で異方
性ドライエツチングし、前記側壁部にのみ硅化タングス
テン膜５を残して他の部分の硅化タングステン膜５を除
去し、ゲート電極６を形成する。
次に、第１図（ｄ）に示すように、弗酸を用いて酸化硅
素膜４をエツチングして除去し、続いて燐酸を用いてア
ルミニウム膜３をエツチングして除去する９次に、リフ
トオフ法によりゲート電極ＡｕＧｅ合金及び厚さ０．０
３μｍのＮｉを蒸着により順次積層して設けたソース電
極７及びドレイン電極８を選択的に形成し、４２０℃の
水素雰囲気中の合金化処理によりオーミックコンタクト
を形成してＧａＡｓＭＥＳ ＦＢＴを構成する。
素膜４をエツチングして除去し、続いて燐酸を用いてア
ルミニウム膜３をエツチングして除去する９次に、リフ
トオフ法によりゲート電極ＡｕＧｅ合金及び厚さ０．０
３μｍのＮｉを蒸着により順次積層して設けたソース電
極７及びドレイン電極８を選択的に形成し、４２０℃の
水素雰囲気中の合金化処理によりオーミックコンタクト
を形成してＧａＡｓＭＥＳ ＦＢＴを構成する。
ここで、アルミニウム膜３は酸化硅素膜４の垂直な側壁
部を異方性ドライエツチングで形成する際にＣＦ４ガス
によるダメージがゲート電極６の下の界面となる能導層
２の表面に直接及ばないようにダメージを吸収する役割
りを持っている。従って、このダメージ吸収層の材料の
性質としては、酸化硅素膜４をエツチングするためのＣ
Ｆ４ガスを用いるドライエツチングに対しては耐性があ
り、且つ酸化硅素膜４を溶かさないエツチング液により
容易に除去できる材料である必要があり、その材料とし
てアルミニウムが適している。
部を異方性ドライエツチングで形成する際にＣＦ４ガス
によるダメージがゲート電極６の下の界面となる能導層
２の表面に直接及ばないようにダメージを吸収する役割
りを持っている。従って、このダメージ吸収層の材料の
性質としては、酸化硅素膜４をエツチングするためのＣ
Ｆ４ガスを用いるドライエツチングに対しては耐性があ
り、且つ酸化硅素膜４を溶かさないエツチング液により
容易に除去できる材料である必要があり、その材料とし
てアルミニウムが適している。
また、酸化硅素膜のかわりに窒化硅″素を用いても良い
。
。
以上説明したように本発明は、ゲート長１μｍ以下の微
細なゲート電極を形成するための絶縁膜側壁部を異方性
ドライエツチングを用いて形成する際に半導体能動層表
面に設けた金属膜をエツチングストッパとすることによ
り、能動層表面がドライエツチングによるダメージを受
けることを防ぎ、ヒステリシスやＦＢＴ特・性のドリフ
ト又はチャネルの活性化率の低下によるトレイン電流の
減少を抑制して良好な特性の電界効果トランジスタを製
造できるという効果を有する。
細なゲート電極を形成するための絶縁膜側壁部を異方性
ドライエツチングを用いて形成する際に半導体能動層表
面に設けた金属膜をエツチングストッパとすることによ
り、能動層表面がドライエツチングによるダメージを受
けることを防ぎ、ヒステリシスやＦＢＴ特・性のドリフ
ト又はチャネルの活性化率の低下によるトレイン電流の
減少を抑制して良好な特性の電界効果トランジスタを製
造できるという効果を有する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 １・・・半絶縁性ＧａＡｓ基板、２・・・能動層、３・
・・アルミニウム膜、４・・・酸化硅素膜、５・・・硅
化タングステン膜、６・・・ゲート電極、７・・・ソー
ス電極、８・・・トレイン電極。
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の電界効果トランジスタの製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 １・・・半絶縁性ＧａＡｓ基板、２・・・能動層、３・
・・アルミニウム膜、４・・・酸化硅素膜、５・・・硅
化タングステン膜、６・・・ゲート電極、７・・・ソー
ス電極、８・・・トレイン電極。
Claims (1)
- 半絶縁性半導体基板上に設けた能動層の上に金属膜を
形成し該金属膜の上に絶縁膜を形成する工程と、前記絶
縁膜を異方性ドライエッチング法により選択的に除去す
る工程と、前記絶縁膜をマスクとして前記金属膜をウェ
ットエッチングにより除去して前記金属膜及び前記絶縁
膜の側壁部を設ける工程と、前記側壁部を含む表面に導
電性膜を堆積し異方性エッチング法により前記側壁部の
前記導電性膜のみを残して他の部分の前記導電性膜を除
去しゲート電極を形成する工程と、前記絶縁膜および前
記金属膜を除去し前記ゲート電極の両側近傍の前記能動
層上に選択的にソース電極及びドレイン電極を形成する
工程とを含むことを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25279687A JPH0194673A (ja) | 1987-10-06 | 1987-10-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25279687A JPH0194673A (ja) | 1987-10-06 | 1987-10-06 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194673A true JPH0194673A (ja) | 1989-04-13 |
Family
ID=17242363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25279687A Pending JPH0194673A (ja) | 1987-10-06 | 1987-10-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194673A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013149749A (ja) * | 2012-01-18 | 2013-08-01 | Sumitomo Electric Ind Ltd | 半導体光素子の製造方法 |
| WO2024221585A1 (zh) * | 2023-04-28 | 2024-10-31 | 武汉华星光电技术有限公司 | 一种显示面板及显示装置 |
-
1987
- 1987-10-06 JP JP25279687A patent/JPH0194673A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013149749A (ja) * | 2012-01-18 | 2013-08-01 | Sumitomo Electric Ind Ltd | 半導体光素子の製造方法 |
| WO2024221585A1 (zh) * | 2023-04-28 | 2024-10-31 | 武汉华星光电技术有限公司 | 一种显示面板及显示装置 |
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